PCI-SIG在去年稍早發佈的PCIe 5.0規格受到了人工智慧(AI)等新興應用設計工程師的歡迎,來自當前高頻寬環境(尤其是資料中心、網路和高性能運算)領域的工程師對此也很關注。PCIe 5.0規格看似只是PCIe 4.0體系結構的自然擴展,但是工程師們必須注意某些測試點,以確保設計合規並保證相容性。

為因應訊號衰減問題,PCIe 5.0對通道和連接器損耗與反射提出了更嚴格的要求,並且對接收器和發送器的等化也做了一些修改。此外,資料速率從16GT/s提升至32GT/s,翻了一倍,但對上升/下降時間變陡、單位間隔(UI)變窄,以及插入損耗變大所引起的問題,卻沒有提出什麼創新的方法來補償。

進行全面Serdes測試的必要

要確保PCIe 5.0設計符合規格,即所設計產品要通過PCI-SIG主持之合規性研討會的PCI-SIG互通性測試,工程師們必須進行全面的Serdes測試。PCIe 5.0測試需要的設備包括:位元錯誤率測試儀(BERT)脈衝模式產生器(PPG),用於高精度的特定訊號損傷測量;BERT錯誤檢測器(ED)用以分析Serdes輸出的位元錯誤率(BER);另外還會用到採樣頻寬大於50GHz的即時示波器。

而對於最複雜的Serdes測試,即鏈路等化(link equalization)訓練,BERT需要模擬一個參考Serdes。PPG和ED必須在PCIe 5.0協定堆疊的PHY邏輯子功能區塊(logical sub-block)層級與待測裝置(DUT)進行互動(圖1)。

20200317TA31P1 圖1 具備多個層的PCIe 5.0協議堆疊。

32GT/s時NRZ面臨的挑戰

從16GT/s的PCIe 4.0架構升級到32GT/s的PCIe 5.0架構,其最大挑戰是在BER . 10-12的條件下,能夠在高達36dB的損耗下維持功能。為了解決與損耗相關的問題,大多數運作速度超過30GT/s的標準都採用PAM-4,以將運作頻寬減少兩倍,但代價是訊號雜訊比降低了9.5dB以上。不過,PCIe 5.0技術仍然採用邏輯硬體模擬(logic-emulating)和基頻不歸零(NRZ)調變架構,以高位準表示邏輯1s,低位準表示邏輯0s。

損耗過大可能導致基於PCIe 5.0架構的後等化(post-equalization)眼圖開啟電壓低至10mV。如此小的電壓擺幅需要非常靈敏的電壓限幅器(voltage slicers)。而且,為了支援較長的電路板,當損耗超過-36dB或訊號透過兩個以上連接器傳播時,還需要配置重定時器(retimer)。

符碼間干擾和等化

鏈路訓練可糾正PCIe 5.0中的符碼間干擾(ISI)。這種訓練涉及接收器和發射器之間的通訊,可以最佳化和協調可調節等化參數,如發射器端的前饋等化器分接頭(FFE taps)、接收器端的連續時間線性等化器(CTLE)增益和判決回饋等化器(DFE)分接頭。

發射器FFE以某種方式對波形進行預失真(pre-distorts),可以部分補償由通道頻率回應引起的失真。隨著PCIe技術速率的不斷提高,抖動、雜訊、失真、串擾和符碼間干擾也會為設計帶來更大的挑戰。PCIe 5.0眼圖在接收器輸入端可能完全閉合。為了達到BER . 10-12的要求,接收器端設計已變得非常複雜,涵蓋時脈恢復、發送器和接收器都需要採用多種等化架構、敏感的電壓限幅器,以及評估自身BER性能的能力等等。

如UI測試顯示,抖動要求在PCIe 4.0和PCIe 5.0架構中是相同的,但當以皮秒(picosecond)為單位進行量測時,抖動要求呈比例地提高。因此,PCIe 5.0規格要求採用分散式參考時脈或公共時脈(CC)架構,而這在PCIe 4.0規格中則是可選項目。

速率從16GT/s提升到32GT/s的最大困難,是最大允許損耗從-28dB增加到-36dB。結果,PCIe 5.0通道要求被重新定義,因此板卡機電(card electro-mechanical,CEM)規格要求附加板卡只能採用表面黏著貼裝連接器。

初始發射器等化測試

要進行初始發射器等化測試,BERT PPG首先透過PCIe技術實體層邏輯子區塊協議,將請求發送到DUT發射器。BERT PPG將按照每個PCIe架構資料速率下預設的FFE向DUT-serdes依次發送請求。DUT發射器會更改其FFE架構並傳輸訊號。

DUT發送器的輸出隨後被分割,以便將其訊號分別發送到示波器和BERT ED。BERT ED作為參考接收器確認預設更改,而用作PPG輔助輸出的BERT則觸發示波器截取每個訊號。示波器根據每個FFE預設和資料速率截取波形;然後執行由PCI-SIG提供、易於安裝的SigTest軟體,根據合規性要求評估每個波形並顯示結果。

發射器鏈路等化響應測試

發射器鏈路等化響應測試(transmitter link equalization response test)用於測量DUT發射器回應FFE分接頭請求的時間,並確定回應是否正確。在迴環模式(loopback mode)下,BERT是參考SERDES。示波器確定請求時間tREQ和FFE分接頭變更時間tCHANGE。消耗的時間必須小於或等於指定的最大值,BASE規定是500ns,CEM規定是1μs。

圖2顯示了測試設置。BERT PPG的輸出被分割,以便將訊號分別傳送到DUT接收器和示波器。DUT發射器的輸出也經過分割,其訊號被分別發送到示波器和作為參考接收器的BERT ED。

20200317TA31P2 圖2 發射器鏈路等化響應測試配置圖。

接收器鏈路等化測試

PCIe 5.0接收器在PHY層有一項合規性測試,即透過在鏈路等化測試中使用受壓訊號(stressed signal)來同時評估鏈路訓練和接收器應力耐受度。BERT PPG傳輸的測試訊號包括隨機抖動(RJ)和正弦抖動(SJ),以及正弦差模干擾(DMI)和共模干擾(CMI)。一個可變ISI測試板具有多個差分跡線長度,在0.5dB步長範圍內,其損耗從34dB至37dB,適用於各種損耗和ISI。測試訊號的校準則由示波器完成。

BERT PPG將帶有干擾雜訊的訊號發送到可變ISI板,後者的輸出連接到合規基板(CBB)上,以模擬系統電路板在最壞情況下的性能。測試訊號透過CBB傳播到CEM連接器,然後再傳播到附加卡和DUT接收器。BERT PPG透過參考時脈對訊號施加抖動,DUT發送器的輸出被傳送到BERT ED,後者量測BER並用作鏈路訓練的參考接收器。

受壓眼圖校準

受壓訊號的校準涉及訊號損壞應用和連續時間線性等化(CTLE)的最佳化,必須為每個BERT PPG預設校準受壓訊號,而且每組FFE分接頭都必須符合規格。為了最大程度地升高在等化架構上的壓力,訊號損壞應按特定順序進行評估。所需的RJ水準和允許的損耗範圍、SJ、DMI和CMI都要添加到訊號中,以獲得所期望的EH12和EW12。

接收器鏈路等化BER測試

一旦配置了BERT PPG參考發射器,並以最壞情況下應力和最佳化的FFE進行校準後,接收器鏈路等化測試相對就容易得多。DUT-serdes按照鏈路訓練狀態和狀態機(LTSSM)配置系統,以盡可能最高資料速率運作(參考圖3)。DUT接收器檢測來自BERT PPG的傳輸訊號,並進入迴環模式。

20200317TA31P3 圖3 LTSSM對系統進行配置以在頻道中以最高資料速率運作。

一旦進入迴環模式,DUT發送器將請求BERT PPG的FFE預設。DUT透過LTSSM運作,在嘗試不同的BERT PPG FFE預設集(presets)時,藉由更改其接收器等化架構來最佳化鏈路等化。

BERT ED則在整個過程中監測BER。BER測試約需1分鐘時間,這個時長足以讓PCIe 5.0系統傳輸 2×1012位元資料。由於PCIe 5.0規格指定了接收器性能,但沒有明確等化技術,因此最終的預設集可能與校準期間獲得的預設集有所不同。DUT的BER必須小於10-12才能符合PCIe 5.0規格,如圖4所示。

20200317TA31P4 圖4 在Anritsu MP1900A上顯示的PCIe 5.0接收器鏈路等化BER測試結果。

發送器PLL頻寬測試

PCIe 5.0發射器以100 MHz參考時脈(RefClck)頻率運作。利用一個鎖相迴路(PLL)得到參考時脈與資料速率的乘積,串列器利用資料速率時脈將較低速率的資料鎖存到符合PCIe規格的高速串列資料訊號中。

PLL頻寬測試可量測DUT發射器的抖動傳遞函數,驗證附加板卡PLL頻寬和峰值是否在允許範圍內,並且符合CEM的附加板卡規格要求。

DUT接收器的-3dB衰減必須在指定的頻率範圍內,並且不會出現過度峰值。發送器PLL和接收器時脈資料恢復(CDR)電路之間存在互補關係,由於接收器在其CDR頻寬以下的頻率點具有很好的抗抖動性,而在CDR頻寬以上的頻率點容易受到抖動的影響,因此發送器PLL必須在高頻下濾除抖動,才能使系統以所需的BER運作。

該測試利用BERT子速率(subrate)時脈輸出,將SJ施加至DUT參考時脈,其思路是在跨越指定PLL滾降頻率(rolloff frequency)上應用SJ的校準幅度,並測量每個頻率下DUT發送器的輸出抖動。

示波器在跨越PLL滾降頻率上校準所施加的SJ幅度,並針對所施加SJ的每個頻率量測其輸出週期性抖動(PJ)幅度。PCIe 5.0指定了-3dB衰減會發生的頻率允許範圍,以及峰值抖動幅度的允許範圍。

接收器抖動容忍度測試

接收器抖動容忍度測試(JTOL)是對發送器PLL頻寬測試的補充。在PCIe 5.0規格中未要求JTOL,但它是評估接收器承受不同振幅和頻率抖動能力的一種好辦法。再次強調,受壓訊號是最壞情況下的訊號,但也是合規訊號,具備ISI、RJ、DMI和CMI。作為一種除錯技術或性能餘量(performance margin)分析,JTOL可以採用任何等化架構來執行。之後,再根據幅度-頻率範本將SJ添加到訊號中(圖5)。

20200317TA31P5 圖5 幅度-頻率範本。

高振幅抖動應用於低頻,而低振幅抖動應用於高頻。1MHz至10MHz的衰減遵循指定的CDR頻率 響應,BER可以根據範本測量。對於所有幅度-頻率配對,DUT接收器都應遵從BER . 10-12的要求。

(參考原文: PCIe 5.0 testing ensures accurate BER analysis,by Hiroshi Goto)

本文同步刊登於EE Times Taiwan 2020年3月號雜誌