從低密度的後通孔TSV矽3D整合技術,到高密度的引線混合打線(Wire Bonding)或3D VLSI CoolCube解決方案,研究人員發現許多開發新產品的機會。本文概述了當前新興的矽3D整合技術,討論了影像感測器、光子元件、MEMS、Wide I/O記憶體和佈局先進邏輯電路的矽仲介層,圍繞3D平台性能評估,重點介紹矽3D封裝的主要挑戰和技術發展。

矽的3D應用機會

從最初為影像感測器設計的矽2.5D整合技術[1],到複雜的高密度的高性能3D系統,矽3D整合是在同一晶片上整合所有功能的系統單晶片(SoC)之外的另一種支持各種類型的應用的解決方案,可用於創建性價比更高的系統。矽3D整合技術的主要優勢包括:縮短互連線長度、降低R.C積,讓先進SoC能夠垂直劃分功能,進一步降低系統尺寸和外形因數[2]。

在首批出現的3D產品中,業界認為記憶體層疊方案可以提高DRAM/邏輯控制器的容量/頻寬,適用於高性能運算系統、繪圖處理器、伺服器和微型伺服器(圖1)。

20200120TA61P1 圖1 與邏輯控制器相連的DRAM混合記憶體層疊模組。(資料來源:美光)

美光的混合記憶體模組(HMC)[3]和海力士的寬頻記憶體(HBM)[4]開始進入量產階段,這兩個解決方案都連接矽仲介層,針對高效能運算(HPC)應用。

Xilinx於2012年提出在矽仲介層製造FPGA的概念[5],該技術最初採用CoWoS整合製程[6],引起供應鏈巨變,後來改用兩個28nm FPGA和兩個65nm混合訊號晶片堆疊在65nm仲介層上[7]。

伺服器對高頻寬和低功耗的進一步需求催生了將CMOS/BiCMOS和光子功能分開[8]的每個通道傳輸速率高達25Gbps的矽光子元件平台(圖2),以及產生了矽光仲介層整合技術[9]。

20200120TA61P2 圖2 左圖是一個採用3D層疊技術在光子元件上安裝BiCMOS元件的光學封裝測試晶片;右圖為該晶片在RX 25/28Gbps時的電眼測量圖。

研究人員認為在邏輯層上堆疊儲存層可以大幅降低記憶體與處理器之間的介面功耗。堆疊在邏輯層上的Wide I/O DRAM(圖3)的能效是LPDDR解決方案的四倍,並且在未來幾年內傳輸速率將達到50GBps [10]。

20200120TA61P3 圖3 置於65nm邏輯層上的Wide IO記憶體,頂層/底層具有1250個TSV互連線,1,000個倒裝片銅柱(底部/BGA)。

為了為高性能運算或電信應用提供高頻寬性能,研究人員設計了一個基於非同步3D Network-On-Chip架構的先進邏輯層疊方案,採用3D封裝方法將兩顆相同的邏輯裸片正反面層疊,證明了可擴展的同構3D層疊方法的技術優勢。該3D整合方案的邏輯晶片採用CMOS 65nm製造製程,使用寬高比為1:8 的TSV Middle通孔和40μm節距的銅柱連接晶片(圖4)。

20200120TA61P4 圖4 採用邏輯晶片層疊方法的非同步Network-on-Chip 3D架構。

在2.5D TSV被引入CMOS影像感測器(圖5)後,3D整合技術從2013年開始進入智慧型手機和平板電腦中[11-12],目前市場上存在多個不同的相互競爭的層疊技術,數文書處理層可以佈局在矽襯底上,而不是畫素陣列電路上,透過功能劃分和工序最佳化,影像感測器尺寸變得更加緊湊(圖6)。

20200120TA61P5 圖5 晶圓級攝影鏡頭2.5D後通孔方法。

20200120TA61P6 圖6 Sony影像感測器[11]採用直接打線+TSV的晶圓級層疊解決方案。(資料來源:System Plus Consulting)。

20200120TA61P7 圖7 Bosch採用TSV 3D技術在ASIC中整合3軸加速度計。(資料來源:Yole Développement)

3D技術挑戰

3D整合被廣泛應用證明,TSV等先進技術節點的基本模組技術已經成熟(圖8)。現在,研發重點轉移到由市場需求驅動的新挑戰上:封裝應變管理、透過改進散熱效率提高系統性能,以及提高晶片間的互連密度。

20200120TA61P8 圖8 6×55µm 28FDSOI Via Middle 整合TEM圖,對測試載具良率沒有影響,通過了TDDB、EMG和TC測試。

對於較大的矽仲介層來說,熱機械應變是一個需要考慮的難題,需要解決矽光子變化,以及HBM/CPU整合封裝問題,疊層之間的熱膨脹係數(CTE)不匹配將會致使裸片翹曲[13]。根據裸片級曲率對溫度的敏感性,研究人員開發出一種應變監測和翹曲補償策略,透過綜合使用Shadow Moiré(圖9)、現場應力感測器和有限元建模(FEM)方法,創建了介電層特性模型(圖10)[14]。

對於MEMS,微縮化是除成本和性能之外的另一個差異化要素。2007年以來,技術發展趨勢是開發3D異構MEMS功能,包括透過TSV連接IC(圖7)。

20200120TA61P9 圖9 使用Shadow Moiré干涉儀在室溫下測量80µm矽仲介層的裸片級翹曲,測量結果有一個球面非線性翹曲。

20200120TA61P10 圖10 仲介層機械應力場模擬(左圖)和8片負應變感測器放置方式(右圖)。

研究人員利用X射線衍射技術對TSV整合引起的局部應變進行了表徵實驗(圖11)。同步輻射源奈米(nm)級聚焦X射線衍射測量圖高亮顯示了TSV周圍應變的2D平面分佈情況,並證明應變分佈與3D FEM模擬相關。

20200120TA61P11 圖11 使用奈米聚焦X射線束衍射方法測量的TSV周圍應變2D平面空間應變分佈。稀化樣品是在室溫和原位退火過程中完成測量。

熱管理是業界關注的影響3D性能的一個主要問題。精確的FEM模型[15]和在TSV 3D電路上校準的緊湊型熱模型有益於設計流程改進[16],研究人員做過高導熱率散熱器材料的評測,這種材料可以提高封裝的散熱性能[17],耐受更大的耗散功耗,可以顯著降低潛在的局部熱點效應(圖12),高性能冷卻技術被證明具有嵌入式微流體[18]特性(圖13)。

20200120TA61P12 圖12 3D電路被動散熱器評估:頂層裸片使用銅散熱器與使用熱解石墨薄板(PGS)散熱器的溫度原位測量對比(300mW熱點)。

頂層裸片上的60個微通道,通道深125µm,寬75µm,H2O/乙二醇混合物,在0.75cm3/s,沒有散熱器時,T>450℃。

20200120TA61P13 圖13 左圖為在一個熱點密集且密閉Wioming 3D電路上的微流體冷卻技術(2,000W/cm²)。右圖是在矽中蝕刻的微通道和鰭引腳的SEM影像。

互連密度提高:混合引線打線製程是一個前景很好的微凸點技術的替代方法,或者可以替代裸片互連使用的TSV直接氧化物打線方法(圖14)。

20200120TA61P14 圖14 互連線間距隨著新技術解決方案和機會的出現而發展變化。

混合打線製程允許在後工序進行低節距的面對面的層疊,但也為整合和設計最佳化帶來新挑戰。CEA-Leti [19]發佈了一個整合背面照明(BSI)與控制邏輯單元的晶圓級混合打線封裝,證明低節距(5µm~24µm)焊盤對準精度在400nm以下,並使用了2×6金屬層0.13µm雙大馬士革鑲嵌製程(圖15)。

20200120TA61P15 圖15 混合打線封裝的SEM影像(俯視圖和3D圖),包括BSI成像器結構+邏輯的所有金屬層。

為避開非打線區域,必須最佳化焊盤設計和表面拋光工序。套刻精確度優於250nm的高性能對準系統[20]能夠實現最低7µm的高密度節距(圖16)。

20200120TA61P16

研究人員做了打線介面完整性表徵實驗,在附加的熱應變實驗後進行EDX分析,未在氧化層發現銅擴散現象(圖17)。

20200120TA61P17 圖17 EDX混合打線介面表徵,實驗顯示無銅通過介面擴散(在焊盤失準情況下)。

一份有關混合打線技術的電學表徵實驗和初步可靠性的研究報告[21]證明,在300mm層疊晶片上,良率達到100%,在30k菊輪鍊時,介面電阻離差較低。儲熱迴圈實驗(圖18)結果證明,技術成熟的影像感測器專用混合打線製程實現了低電阻離差(小於0.5%,ST內部資料待發佈)。

20200120TA61P18 圖18 混合打線可靠性實驗結果。熱迴圈(左圖)和儲熱(右圖)測試的電阻離差小於0.5%。

直接打線趨勢:研究人員可能會想出更先進的解決方案,例如,3D VLSI CoolCube整合[22],該方案利用獨特的連接密度超過百萬/平方毫米的通孔技術,可以垂直堆疊多層晶片,為異質整合帶來新的機遇(高微縮化的畫素、CMOS與NEMS混合架構、III-V/Ge材料)和設計靈活性,特別適合於線長微縮或神經形態運算(圖19)。

20200120TA61P19 圖19 CoolCube原理。

結論

矽3D整合現已成為現實,是一個高性能的半導體整合創新解決方案,可以替代因微影技術投資龐大而在未來十年內難以維持經濟效益的標準「摩爾定律」。3D整合被選擇背後的動因是性能、頻寬、複雜性、互連密度,以及系統微縮化、最終成本和價值鏈。熱管理、熱機械應變和連接密度等難題都已有相應的解決辦法。隨著直接混合打線套刻精確度提高,業界可能會想出創新的整合方法,替代現有的裸片層疊解決方案,簡化產品價值鏈,開發出功能分區、高密度互連的高性能元件。

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本文原刊登於EDN China網站