電源完整性和訊號完整性是電路板設計中非常重要的考慮因素,而在分析這些因素的過程中,「供電網路」(power delivery network;PDN)設計又扮演著至關重要的角色。在電路板設計之初,PDN的性能並未被視為主要規範。但在半導體技術高速發展的今天,對於低電壓、大電流和低電壓雜訊容限的元件來說,我們必須最佳化PDN性能,以便滿足元件規格。

本文介紹PDN以及目標阻抗範圍,並討論了保持目標阻抗於其範圍內所需的元件。文中還討論諸如穩壓器模組、大型去耦電容和電源層寄生電感等PDN元件所面臨的挑戰和影響。最後的案例則提供一種除錯方法,有助於在沒有大電容和去耦電容的情況下解決PDN中的雜訊問題。

隨著半導體技術的不斷進步,PDN設計變得越來越複雜且困難。針對某些類型的半導體產品,配電對其正常運作不可或缺。如今,電路板上的元件密度越來越高,板載電壓的數量也迅速增加。因此,電路板設計人員必須以最佳的空間和最高的效率為所有板載元件提供適當的電源。此外,隨著時脈頻率上升,以及單一SoC中整合越來越多的功能,功耗也隨之增加。與此同時,要使元件能正常運作,對雜訊的要求也變得更加嚴格,這使得PDN設計面臨各種挑戰,即電源品質也會限制電路性能,並且成為電路可靠性的決定因素。

系統的反饋部份包括晶片電容、封裝電感和PCB結構,這一部份通常被稱為系統電抗,它會影響IR壓降,但卻經常被設計人員忽略。由於系統電抗會在不同頻段儲存和釋放能量,因而形成諧振結構。在設計時應將系統作為整體考慮,以便估計頻域中的阻抗峰值以及時域中的過衝和欠衝。分析時也應將其作為整體考慮,因為光是分別針對電路板、晶片和封裝進行分析,無法對諧振做出估計。

接下來將討論如何將電壓和功率分配給所有需要電源的主動元件,並保持雜訊在可接受的程度。本文並將透過案例討論在沒有大電容和去耦電容時可能出現的情況,以及如何在這些情況下進行除錯。

供電網路(PDN)

PDN的最終目標在於為PCB上的元件提供無雜訊的電源,包括從電壓源到PCB電路路徑中的所有互連元件。圖1對PDN進行簡單的描繪。

ZPDN是穩壓模組(VRM)和負載之間的路徑阻抗。給定電源軌上會出現電壓紋波,其大小與該軌道上的瞬態電流(ITRANSIENT)和阻抗(ZPDN)成正比。

根據歐姆定律(Ohms law):

20191002_PDN_TA31E1

因此,VRIPPLE與瞬態電流和阻抗成正比。然而,瞬態電流完全由特定應用所決定,它只能在運作時確定,電路板設計人員無法對其控制。因此,設計人員降低電壓紋波的唯一方法是降低ZPDN,因為這可以由設計人員控制。要設計一個雜訊電壓紋波在期望限值範圍的系統,在設計PCB時必須使ZPDN滿足某個特定阻抗值,也就是ITARGET

20191002_PDN_TA31P1

圖1:系統的供電網路(PDN)。

目標阻抗 (ZTARGET)

任何PDN設計的第一步都是對某個寬頻率範圍確定目標阻抗。由於電流瞬變可能出現在不同頻率處,因而必須對所有的頻率確定目標阻抗而非僅僅是直流(DC)。目標阻抗的定義為:

20191002_PDN_TA31E2

其中,

Max Transient Current =規定頻率範圍內的最大電流變化;*%Ripple* =電壓軌上的最大預期紋波(雜訊)。

為了對任意PDN的設計指南進行歸類,所確定的目標阻抗足夠低,就能以最佳品質和最低成本供電,也就是說,高效的PDN設計可以使阻抗最小化,即ZPDN滿足或低於ZTARGET。之所以稱為目標阻抗,是因為如果實際阻抗大於目標阻抗,則電路發生故障的機率將會非常高,而如果實際阻抗小於目標阻抗,則又會增加不必要的成本。從設計的角度來看,必須要根據目標阻抗做出一定的權衡,以便在電路的成本和性能之間實現平衡。除此之外,不一定能在所有情況下都設計出ZPDN低於ZTARGET的PDN。

PDN及其組成元件

PDN需要使用各種元件,以便在某個寬頻率範圍確定ZTARGET。根據設計不同,這可能非常簡單,也可能非常複雜。簡單的PDN設計可以歸類為將某個邊緣連接器連接到外部電源——即電源不在電路板上,然後透過它來接收電力。邊緣連接器透過合適的走線,將電源分配給各個元件。同樣地,複雜的PDN設計可以歸類為具有一個或多個VRM,若干用來改善電源品質的元件或電路——例如去耦電容器、大電容器或多級LC濾波器,以及接地層和電源層間隔緊密的系統,以便在對電路板配電時,可以得到均勻分佈的層間電容。圖2就是一個複雜的PDN設計。

20191002_PDN_TA31P2

圖2:由VRM、大電容和去耦電容、電源層和地層組成的PDN。

PDN元件及其效應

如上所述,PDN元件及其影響可按如下分類。

穩壓模組(VRM)

穩壓模組(VRM)通常設計用於在所有可能的負載條件下將輸出電壓調節到某個恒定水準。它可將某個輸入電壓轉換為另一個輸出電壓,也就是說,對於5V的輸入電壓,取決於具體設計,輸出電壓可能是3.3V、1.8V或任何其他電壓。在1kHz到數百kHz之間的低頻段,VRM具有低阻抗,可以回應快速變化的負載條件。而在高於數kHz的頻率下,VRM將變成高阻抗,無法支援瞬態電流要求。

去耦電容

由於VRM只能讓ZPDN維持在最高數kHz處,因此需要使用去耦電容以使ZPDN保持在更高頻率。去耦電容可以建模為R、L和C的串聯組合,其中:

R = 電容器的等效串聯電阻(ESR),L = 電容器的等效串聯電感(ESL),C = 電容器的電容。

由此形成的等效電路稱為RLC串聯諧振電路。L和C元件確定電路的諧振頻率,也稱為自諧振頻率(SRF),由下式表示:

20191002_PDN_TA31E3

電容器的電阻分量(即ESR)是頻率的函數,即它隨頻率的變化而變化。在自諧振頻率處,RLC電路是純電阻性的,總阻抗等於ESR。對於有效的PDN設計而言,該ESR應低於ZTARGET。在自諧振頻率以上位置,由於電感分量(L)的存在,電容器的阻抗隨著頻率的增加而增加。

將大量的電容器並聯,可以創建較低的ZPDN。對於並聯了多個相同電容器的PDN來說,電容器的數量每增加一倍,其阻抗都會減半。圖3顯示並聯幾個相同電容器時的效應。

20191002_PDN_TA31P3

圖3:並聯相同電容器時的阻抗與頻率關係圖。

傳統上,選擇具有不同數值的電容器組合來實現ZTARGET,而不是採用幾個相同電容器。採用多個相同電容器確實能在諧振頻率附近顯著降低ESR,但選擇具有不同數值的電容器可以改善頻率性能,只是ESR會略微增加。但是,不同數值的電容器組合還會產生一種不期望的現象,稱為「反諧振」(anti-resonance),如圖4所示。當電路中的一部份電容器仍是電容性而另一部份電容器變成電感性時,就會產生反諧振峰值。當具有低ESR的多個不同數值電容器被放在具有大電感的焊盤上時,就會形成這些峰值。盡可能降低此電感,是降低反諧振峰值的最佳方法。

寄生電感

如前一節所述,降低電感有助於大幅改善去耦電容的頻率性能。從圖5中可以看到電流流經去耦電容,沿著電源層、過孔、焊盤和接地層傳播所形成的電流迴路。從電容器看到的電感由這一電流迴路所決定,因此降低該電感最有效的方法是盡可能縮減該迴路的面積。

由於電流迴路的關係,從電容器看到的總電感可進一步分為安裝電感、擴散電感和過孔電感,如圖6所示。安裝電感主要與電容器在電路板上的佈局有關。

20191002_PDN_TA31P4

圖4:並聯電容器的反諧振。

20191002_PDN_TA31P5

圖5:由焊盤、過孔和電源層形成的電流迴路。

擴散電感主要取決於電路板的設計方式。它與參考層(電源和接地)之間的電介質厚度(h)以及電容器相對元件的距離(d)呈函數關係。減小電介質厚度(h)可以減小電容器的佈局敏感性,這樣就可以將電容器放置在遠離元件的位置。

由於電流在到達元件之前會先流經過孔,因此電容器的有效性還取決於過孔電感。過孔和焊盤之間的短走線,也可能極大地增加電感。從任何電容器上觀測到的累積電感都是安裝電感、擴散電感和過孔電感之和。

因此,為了降低從電容器看到的電感,可以歸納出以下設計規則:

  1. 過孔必須放置在電容器附近。
  2. 必須盡可能降低電源層和接地層之間過孔的過孔間距。
  3. 反極性過孔必須靠近放置,反之亦然。
  4. 過孔必須透過短而寬的走線連接到電容器焊盤。
  5. 電容器應始終放置在相應的電源層和地層附近。

20191002_PDN_TA31P6

圖6: PCB上的電容器安裝電感、擴散電感和過孔電感。

PDN相關問題

本節將討論透過外部迴路進行電流測量時所面臨的挑戰。

在SoC驗證期間,必須從電壓軌移除所有大電容和去耦電容,以便在電流分析期間實現所需的迴轉率(~100kV/s)。如圖7所示,我們需要在路徑中增加外部迴路,以便利用電流探棒擷取電壓軌上的電流。

可以看出,移除所有的去耦電容和大容量電容,並導入外部迴路來測量電流,將會干擾到PDN;這會干擾到電壓軌的目標阻抗(ZTARGET),而對初始設計產生影響。

因此,如圖8所示,電流和電壓上將會產生正弦雜訊,從而導致無法正確分析電流。若深入探究這個問題,就會發現當移除外部迴路時,電壓雜訊就會消失,電流雜訊亦應是如此。但由於沒有外部迴路可以擷取電流,因而無法測量電流雜訊。但事實證明,雜訊主要由用於電流測量的外部電流迴路所引起。

經過除錯後發現有兩種解決方案可以解決此問題。這兩種解決方案都傾向於增加外部迴路電感,由此可以影響PDN的目標阻抗,從而解決問題。

20191002_PDN_TA31P7

圖7:用於電流探測的外部迴路。

20191002_PDN_TA31P8

圖8:電流和電壓的正弦雜訊。

對外部迴路採用細長導線

正如之前所解釋的,導入外部迴路會擾亂PDN的特性,並因而在電流和電壓軌上產生正弦雜訊。 經過進一步除錯發現,改變外部迴路的長度,雜訊振幅度會隨之發生變化。如圖9所示,若使用細長導線作為外部迴路,則輸出端不會產生雜訊。

因此,我們採用不同長度的導線進行測試,發現使用細長導線時,在電流和電壓輸出端不會出現雜訊。如圖10所示,輸出端無雜訊時可以毫無問題地測量電流特性。從圖中可以看出電流雜訊緊隨電壓雜訊發生。如果電壓無雜訊,則電流也就無雜訊。

20191002_PDN_TA31P9

圖9:細長導線外部迴路。

20191002_PDN_TA31P10

圖10:使用細長導線時測量到的電流和電壓曲線。

將導線纏繞在電流探棒上

由此可見,雜訊對用於探測電流的電流迴路極其敏感。因此,我們仔細研究電流探棒的相關文獻,找到了一些使用電流探棒的有趣方法。此處應用了變壓器原理,透過在探棒上多次纏繞導線以增加探棒的靈敏度(圖11)。

探棒的靈敏度與導線纏繞探棒的迴路圈數成正比。此舉還解決了電流和電壓軌上的雜訊問題。

兩種解決方案背後的原因

我們對目前的電流雜訊問題找到了兩種解決方案,但最後卻發現這兩種方案背後的原因相同,即目標阻抗。無論是採用細長導線還是在電流探棒上纏繞多圈導線,這兩種解決方案都是試圖增加路徑的有效電感。而增加路徑的有效電感,能夠以某種方式補償由於移除去耦電容並在路徑之間增加額外迴路而對PDN所產生的干擾。

20191002_PDN_TA31P11

圖11:將導線纏繞在電流探棒上,可提高探棒的靈敏度。

因此,整個除錯途徑就在於搭配路徑的目標阻抗,以便使PDN不受干擾。目標阻抗(ZTARGET)是PDN最重要的參數。如果想要在路徑導入或移除任何元件(R、L、C),就需要進行補償以使 ZTARGET 保持不變,如此才能避免電源網路中出現雜訊問題。

(參考原文:Debugging approach for resolving noise issues in a PDN,by Nitin Saxena, Arpit Jain, Amit Kumar & Siyaram Sahu)