自從第一枚單片式矽基類比數位轉換器(ADC)誕生以來,ADC技術一直緊追矽加工技術快速發展的步伐。這些年來,矽加工技術已發展到非常高的程度,現在已經能採用經濟的方式設計具有很多強大數位處理功能的ADC。早先的ADC設計使用的數位電路非常少,主要用於糾正錯誤和數位驅動器。新一代GSPS轉換器(也稱為RF採樣ADC)則利用了成熟的65奈米CMOS技術實現,可以整合許多數位處理功能來增強ADC的性能。

當採樣速率(在GSPS範圍內)較高時,龐大的數據負載(每秒位元數)也隨之而來。以AD9680為例,這是一款14位元、1.25 GSPS/1 GSPS/820 MSPS/500 MSPS JESD204B雙通道類比數位轉換器。在達到最高採樣速率1.25 GSPS時,ADC數據流為:

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這樣的數據量將需要使用大量的LVDS路由通道來擷取數位數據。為便於實現如此龐大的吞吐量,JESD204B標準應運而生。JESD204B是一種高速數據傳輸協議,採用8位元/10位元編碼和加擾技術,目的是要確保足夠的訊號完整性。而針對JESD204B標準,總吞吐量變為:

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透過使用JESD204B標準,以每通道12.5 Gpbs對四個高速串行通道上的數據吞吐量進行劃分。將其與LVDS介面(其中線路速率電容約為1 Gbps/通道)比較,晶片可能需要超過28對!

如果快速查閱AD9680產品手冊可以發現,就連設定鏈路都要面對一大堆字母組合。早先的LVDS ADC比較易於實現,而新一代JESD204B ADC則稍微複雜一些。如果考慮到內部數位下變頻器(DDC)的設定,則會更加複雜。儘管如此,ADC設定主要取決於三個字母:

  • L = 每條JESD204B鏈路的通道數。
  • M = 每條JESD204B鏈路的轉換器數。
  • F = 每條JESD204B鏈路中每幀數據的8位字節數。

以AD9250為例,這是一款14位元、250 MSPS JESD204B雙通道類比數位轉換器。圖1顯示了AD9250採用默認設定的框圖。

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圖1:設定AD9250。

在此設定中,由於AD9250中沒有其他數位處理任務,所以JESD204B鏈路(JESD204B發射器)一目了然。對於JESD204B鏈路來說,通道A為轉換器「0」(M0 ),而通道B為轉換器「1」(M1),這就意味著「M」的值為2。此設定的總線路速率為:

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將其與採樣速率為1 GSPS的AD9680進行比較—在後面這種情況下,有兩個數位下變頻器(DDC)用於復數(I/Q)設定。圖2顯示AD9680使用數位下變頻器(DDC)對1 GSPS採樣數據進行4倍抽取。因此,輸出採樣速率(FOUT)為250 MSPS。

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圖2:設定AD9860-1000,兩個DDC設為4倍抽取。

從圖2中可以明顯看出,AD9680可以透過內部數位下變頻器(DDC)有效降低採樣速率。由於每個DDC輸出一個16位元數據流,此時實際的(實體的)轉換器位流已與JESD204B字母湯中的「M」參數互不相干。依照標準,M為每條鏈路的轉換器數。在修改後的情形中,「M」變成一個「虛擬」轉換器的參數。

雖然從實體上看AD9680只有兩個ADC通道(A與B),但是當DDC啟用複數輸出模式後,就會有四個不同的(16位元)數據流通向JESD204B介面。對於JESD204B介面來說,這就相當於此時有四個轉換器在發送位元流。所以,「M = 4」或轉換器乘法發揮了作用。在這種情況下,輸出線路速率變為:

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這裡可以明顯看出AD9680 JESD204B介面的彈性,因為其提供了兩個可用選項,具體取決於接收邏輯(ASIC或FPGA)對線路速率的可接受性。表1列出了圖2所示AD9680設定中JESD204B介面的可用選項。

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表1:AD9680 ADC的JESD204B輸出介面配置選項。

對於雙通道ADC (例如整合四個DDC的AD9680),表2顯示了用於各種配置的虛擬轉換器映射。

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表2:AD9680 ADC的JESD204B輸出介面配置選項。