DRAM晶片的最小儲存單元(storage cell)是由一存取電晶體以及一電容器組成,其保持時間受制於存取電晶體的洩漏電流以及電容器的自我放電。洩漏電流影響電容器的電容量、儲存單元的保持時間以及記憶體晶片的存取效益(access effect)。

相同的儲存單元在讀取電路上技術不同或在儲存陣列(storage array)上配置不同皆會影響保持時間,經由主要影響因素之間的關係可以推導出一數學式,從理論上判斷各存取技術的優勢以及對於不同製程技術所要採取的設計取捨。

存取技術以及儲存單元

目前多數DRAM晶片應用差動式感應放大器以及差動式儲存陣列(differential storage array)。儲存單元的儲存狀態為了因應差動式感應放大器的特性而定義邏輯「1」的最高電壓值即是對電容器充電的供應電壓值,邏輯「0」的最高電壓值即是供應電壓值的一半,亦即參考電壓值。存取電晶體的閘極電壓值是供應電壓值加上臨界電壓值,因此不能應用一般臨界電壓的電晶體形式(transistor type of normal Vt),但是有利於減小汲極至源極的洩漏電流。

嵌入式DRAM晶片(eDRAM)經常採用單端式感應裝置(single-ended sense device)以及單端式儲存陣列。國際商業機器公司(IBM Corporation)的專利——US 9093175B2即是一例。單端式感應裝置可以像是上述專利公告號的第1圖,本文將其擷取成圖 1;另外,也可以是一觸發器。如果要在感應之後立即回寫,則要結合另一寫入電路,也要適當調整寫入電路的增益。存取電晶體的閘極電壓值不一定要另外加上臨界電壓值,因為這取決於單端式感應裝置的技術,所以可以選擇一般臨界電壓的電晶體形式,或選擇高臨界電壓的電晶體形式。

DRAM_P1 圖 1:單端式感應裝置(139)以及單端式儲存陣列(135)

保持效益

根據存取電晶體的電器特性以及感應裝置的能力可以推導出一數學式,並且以此來得知儲存單元的保持效益(hold effect),其算式符號「eH」;其數值較高則效益較佳。算式的說明如下:符號「Vdd」表示向儲存單元充電的供應電壓;其值通常等於DRAM晶片的供應電壓值。符號「Vcl」表示在存取電晶體之上的充電損失電壓,其值可以包含存取電晶體的臨界電壓(Vta)。符號「fL」表示在存取電晶體之上的PN接面洩漏的因子;當電容器放電至較小的電壓值時則有較小的洩漏電流。符號「Vd」表示感應器的鑑別電壓(discerning voltage)。符號「fDS」表示在感應器上的鑑別靈敏度的因子;當應用相同形式的儲存陣列時可比較應用不同感應器所產生的效益,當比較不同形式的儲存陣列時則忽略不計。

電晶體的洩漏電流正比於工作溫度以及供應電壓,其電流路徑包含汲極至源極的電流以及PN接面的逆向電流;其中,汲極至源極的洩漏電流可經由電晶體形式來降低影響,或額外供應補償電流來抵消洩漏電流,故可忽略不計。當供應PN接面較低的逆向電壓時則接面電容量較大以及逆向電流較小,又呈現非線性的變化量,因此當電容器放電至低電壓時則保持效益會大幅增加;換言之,降低鑑別電壓則有利於提高保持效益。電容器的自我放電通常遠低於PN接面的逆向電流,故可忽略不計。

對於差動式感應放大器可推導出如下數學式:

DRAM_P2

對於單端式感應裝置可推導出如下數學式:

DRAM_P3

技術優勢以及設計取捨

假設Vdd=2.5V, Vta=0.8V, Vd=0.4V。對於某一差動式感應放大器的特性,假設Vcl=0V則得到eH=(2.5/2-0)/0.2 * ln((2.5-0)/(2.5/2+0.4))=2.596。對於某一單端式感應裝置的特性,假設Vcl=Vta則得到eH=(2.5-0.8)/0.4 * ln((2.5-0.8)/0.4)=6.149。經由以上的數值而得知單端式感應裝置因PN接面二極體的特性而有較佳的保持效益;反推之,在理論上可以設計較低的電容量來滿足最短的保持時間,因此有機會應用一般的蝕刻技術來產生所需要的電容器,或減小布局面積。

另外,較低的電容量可直接縮短寫入時間以及讀取時間,間接提高存取效益;大幅提高存取效益之後則可令DRAM晶片在經一次或多次存取之後進行一列(row)更新,這可分散進行更新的等待時間。

一般的史密特觸發器難以將觸發電壓設計在臨界電壓以下,於是假設Vd=0.8V, Vcl=Vta則得到eH=(2.5-0.8)/0.8 * ln((2.5-0.8)/0.8)=1.601。所以,如何對於單端式感應裝置降低鑑別電壓是一設計取捨。另一設計取捨是將單端式儲存陣列的存取電晶體比照差動式儲存陣列,也就是閘極電壓值加上臨界電壓值,於是假設Vd=0.8V, Vcl=0V則得到eH=(2.5-0)/0.8 * ln((2.5-0)/0.8)=3.560。這數值與上述的2.596沒有多大的差異,所以無特別的優勢。

對於各差動式感應放大器之間的比較,基本上可以從差動放大率來一較高下,但是過大的放大率會有負面影響,也更有機會在製造上受到不匹配的影響。對於單端式感應裝置之間的比較,鑑別靈敏度是傳遞延遲時間與觸發感應時間的比值;觸發感應時間可以定義為一觸發器感應到信號輸入端達到某一觸發電壓值開始至信號輸出端完成轉換邏輯為止的時間。史密特觸發器的一般用途是過濾彈跳電壓,其設計規格不必考慮觸發感應時間,原始的電路結構也難以降低觸發感應時間,所以當鑑別電壓相同時,應用史密特觸發器會大幅降低保持效益;在學術研究上,史密特觸發器可以作為比較的基礎。降低鑑別電壓可以獲得很大的保持效益,但太低則易被雜訊干擾;提高存取電晶體的閘極電壓所產生的影響較小,並且會稍微增加功率消耗。

結論

本文對於單端式感應裝置所推導的數學式不是從專利公告號US 9093175B2所揭露的內容而得,而是作者先前公開發表的存取技術。另舉一範例如下:該專利文件表示這一存取技術要先進行預充電,也要控制圖 1所示的電晶體(153),這樣的存取技術與作者先前公開發表的不同,所以其鑑別靈敏度的因子不完全與本文相同。由於IBM公司最早申請到1T1C DRAM單元的專利,並且成為動態隨機存取記憶體的標竿,所以引用IBM公司近年與本文內容非常相關的專利技術,這有助於閱讀者了解單端式感應裝置以及單端式儲存陣列,同時可以得知嵌入式DRAM晶片的存取技術以及發展。