有時會遇到需要為一些微型類比電路供電的情況,現成的電源IC對這類任務來說有點「殺雞用牛刀」的感覺,特別是當所需電流只是毫安培級時。這時,如果電路板上的FPGA還有一些多餘的引腳和資源,不利用起來就是浪費,再說,誰能經得住自己動手從零開始設計電源的誘惑呢?

事先聲明,本文絕不是所有電源設計的終極方案,有關電源設計的研究課題很廣泛,這方面的書籍已經有很多了。本文介紹了一種開關電源設計的極簡方法,並提出如何利用FPGA資源和最小的類比電路來產生電源的幾種方法。

20190408TA31P1 圖1 電壓參考圖。

使用FPGA來設計電源是大材小用,除非將其用於教學目的。但是如果FPGA還剩下一部分沒用到,可以執行一些有用的功能,而且它幾乎是免費的,那麼就儘管使用最昂貴的FPGA來完成這項任務而不會有任何罪惡感。首先,本文將介紹一種使用開關電源供電的簡單方法。

20190408TA31P2 圖2 主動濾波。

開關電源有不同的拓撲結構,但它們都有一個共同的元件,就是一個用作臨時儲能的功率電感,它在負載和電源之間切換,因此而得名。將能量儲存在電感中並傳遞到輸出的過程很複雜,甚至有點神秘,但這一過程已經有明確定義,其神秘之處在於能量透過充電電流儲存在電感的磁場中,當該電流中斷時,磁場在試圖保持充電電流方向和流動時會崩潰。雖然無法看到神秘的磁場充電/放電週期,但可知道電感電流會隨著時間而線性增加,這由其鋸齒波形可以看出。

該波形的RMS電流可以用以下公式計算:

20190408TA31P1-1

電壓用以下公式計算:

20190408TA31P1-2

這是針對電感電流,參見前面公式中的RMS電流:

20190408TA31P1-3

這三個公式是所知的開關電源設計的基礎。為了提高開關電源設計技能,將設計三個電源:一個產生+5V(如圖3),一個產生+35V(如圖4),第三個產生-15V(如圖5),它們都來自+15V輸入電壓。

請注意,對於所有這三個電源,使用相同的FPGA模組(pcontrol),它帶有一個由比較器驅動的回饋輸入,以及用來驅動開關電晶體的輸出,該模組還具有啟動其打開/關閉的使能輸入。分析圖3所示的電路,這通常稱為降壓轉換器開關電源拓撲。

20190408TA31P3 圖3 降壓轉換器開關電源拓撲結構。

開始時Q1A和Q1B閉合,C1上的電壓為零,由於施加到VREF_2V5輸入的2.5V電壓,U1A輸出(P5_FBK)邏輯被強制為高電平,這表示VP5電源輸出低於5V。輸出電壓透過R7和R8分壓器設置為5V,但可以是2.5V以上的任何值。

作為回應,FPGA電源控制模組(PCM)將脈衝驅動P5_CNTL引腳,在TON持續時間為高電平。該電壓將首先打開Q1A,然後是Q1B,利用VP15(15V)輸入電壓對L1電感充電。在T(on)持續時間之後Q1A和Q1B關閉,切斷L1的充電電流。此時,L1已將先前的電流儲存在磁場中,並試圖透過提供電流來保持電流流動方向和幅度,該電流流過D1並開始對C1充電,也為負載供電(圖中未顯示)。L1完全放電後,D1關閉,電路準備好進入下一個週期,經過多次迴圈後,VP5電壓上升至5V,觸發U1A引腳1至低電平,從而有效禁止了P5_CNTL脈衝序列。一旦VP5電壓降至5V以下,P5_CNTL脈衝序列將再次啟動,使其成為閉環系統,以主動監控輸出電壓。請注意,本文以上的描述很基礎,藉以清楚傳達該電路的工作原理。

這種開關電源設計方法有一個優點:利用指定TON的方式讓Q1B工作在安全區域,即使輸出短路接地,也能夠設置最大輸出電流並實現數位輸出限流。這是使用前面列出的第三個公式,並選擇電晶體的最大電流(IpK)作為計算基礎來完成的。請參見表2以瞭解計算方法,圖4電路是一種反向降壓開關電源拓撲。

20190408TA31P4 圖4 反向降壓開關電源拓撲結構。

然而,在升壓轉換器(圖5)中,無法控制最大輸出電流,因為它受到通過L1和D1的正向電流的限制。

20190408TA31P5 圖5 升壓轉換器拓撲。

迴圈十六進位列中顯示的計算值將由PCM用作最大TON設置。

20190408TA31P5-1 表1 最大時間計算值。

輸出可用功率透過P = Vrmc x Irmc公式計算,該公式描述輸出的可用直流功率,利用估計效率70%進行調整,計算如表2所示。

20190408TA31P5-2 表2 功率與頻率計算。

在調整表2中的值時,儘量將開關頻率保持在500kHz以下,並將工作週期保持在80%(0.8)以下,以使損耗保持在低水準。

以下是有關圖3~5電路中元件選擇的一些注意事項。首先,所選電感L1的飽和電流至少是所選IpK的兩倍,這很重要。二極體D1建議用蕭特基二極體,以最大限度地減小正向壓降引起的效率損失。在大電流開關中用二級MOSFET來代替,可在二極體導通後立即打開,並與其並聯連接。為這個電路選擇的電晶體並不是最佳的,但還OK,因為佔用空間小。在電流開關電源設計中,通常在輸出級使用MOSFET。

C1值不如L1重要,但會決定輸出波紋電壓。請注意,應選擇低ESR(低於200mΩ)的電容。另外,要儘量保持較大的容量,要知道開關電源在輸出端會有50~100mV的波紋,且單獨增加C1值不能減少這種波紋。

很多時候,需要產生「乾淨」的電壓,以便為敏感的類比電路供電,比如儀錶放大器、ADC和其他精密類比電路等。為此,需要添加主動濾波以使用圖2~4中所述的開關電源(圖2)。該電路提供+12V電源供電的VP_OP電壓,以及-12V供電的VN_OP電壓,這些是低於電源的兩個基極/發射極電壓。

這一電路看似簡單,乍看它的優點也不是很明顯。請注意,組合的hfe Q1(Q2)高於3,000,具有C1電容值倍增的效果。簡單的說,VP_OP就像連接到0.6F電容,它就像電池供電一樣乾淨,該電路的缺點在於,由於Vbe的變化,VP_OP可能隨溫度在小範圍內變化。這對於精密電子/運算放大器的供電不是大問題,但應該知道這一點,其另一個「特性」是上電時啟動緩慢,這是由RC常數決定。

(參考原文: Generate power with an FPGA and minimal analog circuitry,by Vardan Antonyan)