對於過去的半導體技術節點,出於實用性的目的,業界理所當然地認為晶片內的特徵邊緣可以被認為是直的,並且與其他層的特徵邊緣對齊得相當良好。但隨著晶片尺寸的縮小,邊緣放置誤差(EPE,指垂直方向上的特徵不對準)的容差也變小了,因此過去的這些想法不再有效。

在先進的多層晶片設計中,隨著新興封裝方案中的晶片尺寸越來越小,邊緣放置誤差對產量產生了不可接受的限制,傳統的特徵邊緣對準方法也不適用。這個難題將會影響微影、沉積和蝕刻製程所定義的(中間)邊緣,進而影響到所產生的單個最終邊緣,以及層與層之間的對準——例如,在金屬1、金屬2和連接它們的過孔之間,甚至最終邊緣的平滑度現在也是影響對準的一個潛在誤差問題。

隨著誤差裕度的縮小,微小的增量製程變化加起來也有可能形成一個大問題。這些新的重要變化必須在某個製程或特定產品的升級過程中進行測量——甚至可能作為持續製程監控的一部分。這對計量是一個非常特殊的挑戰,特別是在對準多個層時,某些層會更深入到矽堆疊中。

20190402NT31P1 邊緣放置誤差問題的渲染圖。(圖片來源:應用材料)

某個層中所存在的誤差可能由以下一個或多個原因所引起:

微影:掩模配準有可能由於平移或旋轉而產生誤差。這可能是由於佈局或設備問題所引起。但即使是佈局問題,也可能太過昂貴而無法透過反覆運算方法來完全最佳化掩模,因此大部分的糾正措施都落到了製造過程中。

硬掩模蝕刻:晶圓之間的均勻性不佳,可能導致某些裸片上的邊緣放置正確,而其他裸片則放置錯誤——尤其是在晶圓的邊緣位置。此外,特徵尺寸會影響局部蝕刻結果。實際上可以利用這一點來幫助糾正微影所引起的誤差,但通常需要有蝕刻工程師來進行協助。

材料沉積:為應用選擇不合格的薄膜,可能損害材料成分的均勻性,造成蝕刻選擇性差,並引起可能的機械應力。選擇較好的材料則可透過提高裸片產量而實現成本回收。

這些問題組合起來,使得我們必須最佳化製程和佈局,從而最大限度地減少邊緣放置誤差。但是,當對準多個層時,相比逐次關注和最佳化每個單獨層,一起最佳化多層堆疊可以實現更高的產量。

在開發具有挑戰性的新製程或在現有製程中採用激進的新設計時,控制邊緣放置誤差需要採用能夠「看到」和測量元件特徵相對於上下層位置的計量技術。也就是說要能同時看到多個層,但是傳統的電子束或光學技術無法看到下方的掩埋層。光學方法會平均來自多個特徵的缺陷訊號(defect signature),所以它們實際上會隱藏單獨誤差。

高能電子(High-energy electrons)可以提供協助。具有高目標衝擊能量的電子束可以穿透已加工晶圓,從而使掩埋層可見。為了在晶圓不同部分的多個裸片及在多個晶圓上收集資料,還需要電子的高能效率提高十倍,一旦有了這個龐大的資料集,就可以搜索指出邊緣問題的訊號了。

隨著前瞻製程節點的使用或開發(從10nm往下),在將其準備好用於大批量生產時,解決邊緣放置誤差問題變得非常重要。首先要重點關注層間的連接,對多個層同時進行最佳化,會比單獨最佳化每個單獨層更加有效。至少,利用高能電子束技術解決問題,會比其他傳統方法更加經濟實用。

(參考原文: Advanced Nodes Face Edge Errors,by Regina Freed)