5G無線接收器需要中等的解析度和速度,將SAR ADC與容性DAC耦合,是實現其高能效轉換的常用方法。結合流水線(pipelining)、交錯(interleaving)和數位校準等技術,混合ADC方案已經證明可以達到12位 ENOB (effective number of bits,有效位元數)的精度,以及數百MHz的速度。憑藉這些功能特性,這類ADC可以滿足5G應用所需的高輸送量要求。

ADC本身非常節能,對周圍的電路也有嚴格的限制,特別是在參考電壓方面。實際上,DAC跟訊號相關的供電就來自參考電壓,這是實現電容性DAC的所有逐次逼近暫存器(SAR) ADC所共有的特性。如果不採取措施穩定此參考電壓,就會產生與訊號相關的參考電壓調變,在ADC輸出端出現諧波失真。

傳統的解決方案包括增加更多的晶片上去耦電容或高速參考緩衝器,但這樣的代價是面積以及/或者功耗的增加。

由參考電壓提供的、與訊號相關的充電完全是由特定DAC拓撲確定的,因此它是可預測的,並且參考電壓也可以透過相互抵消的辦法穩定下來,即用另一個跟訊號相關的充電來抵消這個訊號相關的充電,以此消除參考電壓上的漣波。比利時研究機構Imec透過在交錯、流水線的SAR ADC中使用輔助DAC,成功實現了這種參考電壓穩定技術。

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圖1:穩定電容性參考電壓的基本原理。

圖1顯示了這種穩定技術的基本概念。當輸入訊號被採樣到主DAC時,參考電壓也被採樣到參考電容Cref上,同時輔助DAC Caux被放電(步驟1)。當主DAC根據程式碼B1切換以產生餘數(residue)時,輔助DAC的單元(數量由程式碼決定)也連接到參考節點(步驟2)。透過為每個程式碼B1選擇適當大小的Caux,可以使主DAC和輔助DAC的充電量保持恆定;參考電壓會下降,但跟訊號無關了。

最後,主DAC重設為初始狀態,此運作也會從參考電壓中汲取跟訊號相關的充電。透過對第二個輔助DAC Creset使用相同的穩壓技術,第二個參考壓降也變得與訊號無關了(步驟3)。參考緩衝器現在只需要以恆定的電荷量為Cref再充電,就大幅放鬆了頻寬需求。

圖2是兩個交錯、流水線SAR ADC的示意圖,它們實現了上面所討論的穩定技術。在這種架構中,最關鍵的是第一階段產生的最後餘數。因此,只有當餘數是由主DAC產生時,才能應用這樣的穩定技術。該DAC使用2個子DAC來保證正、負輸入範圍,這不但減少了開關能量,也能讓程式碼B1非線性映射到輔助DAC Caux的正確設定,這是消除訊號對主DAC充電的影響所必需的。

6位元程式碼B1由一個低精度的小SAR量化器確定,它僅需要6位元線性度,因此不會對其參考電壓有嚴格的要求。查找表(LUT)將程式碼B1映射到輔助DAC的正確設定,然後主DAC開關將輔助DAC Caux連接到參考節點。在餘數放大後,主DAC復位,輔助DAC Creset連接到參考節點,如上所述。透過第二階段進一步量化放大餘數,以達到14位元的整體量化等級。

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圖2:兩個交錯、流水線SAR ADC的示意圖。

LUT與低精度SAR量化器同時定址,以大大縮短關鍵時序路徑。為了填充LUT,一個內建偏移比較器(offset compares)將最終參考電壓與標稱值Cref0進行比較,並根據程式碼B1用校準引擎來調整Caux設定。Creset的設定可以妥善透過分段線性解碼器(piecewise-linear decoder)來近似。

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圖3:晶片顯微照片。

測試晶片採用16nm FinFET製程,其核心區域面積為350×325μm2,其中16%用於參考穩定方案,包括50pF的Cref。用電容性穩定技術實現的諧波失真降低可以量測出來,如圖4所示。在高速運作時,Caux和Creset都能顯著改善SFDR (spurious-free dynamic range,無雜散動態範圍),將雜散抑制在80 dBFS以下。在303 MS/s時,低頻和奈奎斯特(Nyquist)輸入的SNDR (signal-to-noise plus distortion rate,訊號-雜訊加失真比)分別為64.0dB和69.3dB,其功耗僅3.6 mW,如圖5所示。

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圖4:輔助DAC可以降低雜散。

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圖5:不同先進架構的ADC比較。

這些結果表明,SAR ADC中的DAC切換會引起跟訊號相關的參考電壓下降,透過使用輔助DAC可以消除它,從而實現參考電壓的穩定。若DAC重設(reset)時也應用這一穩定技術,參考節點的負載可以與訊號無關,這就大大降低了對參考緩衝器以及/或者晶片上去耦電容的要求。

本文同步刊登於2019年1月號電子技術設計平面雜誌

(參考原文:5G design: capacitive reference stabilization for ADCs ,by Ewout Martens & Joris Van Driessche)