近年來,由於電子產品持續的追求輕薄短小、追求低功耗,電子產品中的功率轉換系統最佳化越來越被重視,產品的耗能,影響到的是產品的待命時間長短,直接影響消費者的購買意願,這使得身為重要的功率電子元件的MOSFET的需求越來越高,今年甚至是持續的缺貨,筆者在宜特觀察發現,MOSFET缺貨的原因來自於以下幾項需求:

  1. 行動電子方面,無線充電、快速充電、長時間待命的手機、穿戴裝置、VR的使用。
  2. 電動車/油電車/充電柱/車用電子的需求與日俱增,一台電動車至少需要10顆以上MOSFET,隨著電動車/油電車的產出量提升。
  3. 在傳統PC市場中,USB type-C的應用,電競及伺服器對耗能及轉換的需求。
  4. 綠能及智慧電網的興起。

Power MOSFET由於是使用電壓控制通道的開關,因此有較低的功率損耗與輸入電阻、可以承受大電流、較高的操作頻率等特性,MOSFET最主要是用來做為切換的開關,隨著電力使用效率提升的要求越來越高,如何有效率的進行能量轉換,在每次的轉換過程中,把功率損耗降到最低,是這幾年來重要研究方向。

Power MOSFET在完成了前段Foundry FAB的製程後,緊接著還要在Top Metal上製作圖形化正面金屬(Front Side Metallization,簡稱FSM)、晶圓薄化並將背面鍍上金屬後(簡稱BGBM),進行CP測試;完成測試後,再將晶圓(Wafer)切割成晶片(chip)。這幾個步驟是現今前段晶圓廠及後段封裝廠(assembly house)較少投入資源開發的地方。

本文將完整描述在前段晶圓製程完工後,如何接著將後續的FSM、BGBM等步驟完成。

FSM製程挑戰

當晶圓離開了前段晶圓代工廠後,若是計劃以銅夾焊接(Clip Bond)進行導線的連線,晶圓會先進行FSM (Front Side Metallization, 正面金屬化)。而部份公司為成本考量,會希望以混合焊接(Mixed Bond)來進行連線,也就是將閘極(Gate)以打線焊接(Wire Bond)的方式來進行連接,源極(Source)則以Clip bond的方式連接,這對於提供FSM的工廠來說,便是一個極大的難題。

因為不只是要像一般的FSM將客戶指定的金屬類型,厚度完成成長後,再進行黃光製程,將光阻塗佈在晶圓上,利用客戶指定之光罩進行曝光後顯影,將光罩上圖形轉印到晶圓上後,將FSM要留下的圖形,定義在晶圓上後,利用金屬蝕刻製程,將多餘的金屬移除;完成移除後,再將光阻洗去,完成整段FSM的製程,步驟如圖1。

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圖1:正面金屬化製程流程圖。
(圖片來源:宜特科技)

金屬的成長是IQC後的第一個步驟,利用濺鍍機來進行客戶所指定的金屬的種類和厚度的成長,大多數的客戶指定使用鈦/鎳釩/銀(Ti/NiV/Ag)來做為正面金屬,在晶圓進入濺鍍機後,會先進行濺鍍蝕刻(Sputter Etching),以感應耦合式電漿(Inductively-Coupled-Plasma,ICP)進行晶圓表面的清潔,一般約會進行100~200A的表面微蝕刻,來確保表面沒有自然生成氧化層(Native Oxide)的存在,隨後,利用反應腔體(Chamber)內的高真空環境,加上高電場,使電子加速撞擊氬原子(Ar),使氬原子發生解離後,產生二次電子和氬離子,大量解離發生後,便形成了電漿,再利用靶材上的負電位,使氬離子加速,此加速使得氬離子具備高能量(>100eV),在撞擊靶材時便能夠將靶材的原子撞離開原有的晶格位置,使靶材上的金屬沈積在晶片表面上。

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圖2:隨著濺鍍功率的提高,鍍率也跟著提高(以銀為例)。
(圖片來源:宜特科技)

  

在這道步驟中,最重要的是如何使得「成長出來的金屬薄膜的單位長度阻抗」(Bulk resistivity, Thickness*sheet resistance, resistance per unit length) 能夠符合客戶的要求,因為客戶最希望的會是無痛式的轉換,期望在更換不同後段供應商的同時,能夠在相同厚度時,阻值也要和母廠相符,但由於後段供應商各自都選用不同的靶材,而不同的靶材,將導致不同的單位長度阻抗,因此需要找到一個方法來進行製程微調使得Bulk Resistance符合客戶母廠的需求;同時間,金屬薄膜的鍍率(Deposition Rate)和均勻性(Uniformity)也是重要的指標。一般來說,有幾個重要的參數是和以上幾個指標息息相關:濺鍍功率(Sputtering power)、反應腔體內的壓力(Chamber pressure)、氬氣的流量(Ar Flow)。

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圖3:隨著濺鍍功率的提高,Bulk resistivity也會提高(以Power3條件得到的值,進行Normalize)。
(圖片來源:宜特科技)

  

當濺鍍功率上升時,因為有更多更高速的氬離子撞擊了靶材,使得鍍率提高,如圖2的結果所示,而因為加速了金屬的鍍率後,若以相同時間進行濺鍍時,厚度必然是提高,阻抗必然是會下降,但如此便無法得知單位長度下的阻抗的變化。

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圖4:均勻性並未呈現與濺鍍功率的絕對關聯性。
(圖片來源:宜特科技)

  

筆者在宜特進行的實驗,便以濺鍍後,該位置的厚度乘上片電阻(Sheet Resistance)去換算單位長度的阻抗,得出圖3的結果,我們可以觀察到在濺鍍功率提高的同時,因為成膜的速率變快了,導致單位長度的阻抗會隨著提高。而關於均勻性的部份,則和濺鍍功率並沒有絕對的關聯性,從圖4只能得到當濺鍍功率上升時,均勻性約略有小幅度的改善。

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圖5:隨著濺鍍真空壓力的提高,鍍率也跟著降低。
(圖片來源:宜特科技)

  

由圖5可以觀察到,當濺鍍真空壓力上升時,代表反應腔體內有更多的氣體粒子存在著,因此,氬離子與反應腔內的其他氣體分子發生了更多的碰撞,導致高速的氬離子撞擊靶材的機率降低了,使得鍍率也跟著降低,此時,圖6也反應了,由於成膜的速率降低了,導致bulk resistivity會隨著降低。而均勻性的部份,則可以從圖7看出,隨著濺鍍真空壓力的上升,而有明顯的改善。

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圖6:隨著濺鍍真空壓力的提高,Bulk resistivity也會降低(以圖3 Power3條件得到的值,進行Normalize) 。
(圖片來源:宜特科技)

  

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圖7:隨著濺鍍真空壓力的提高,均勻性得到明顯的改善。
(圖片來源:宜特科技)

  

由圖8可以觀察到,當氬流量上升時,代表反應腔體內有更多的氬氣體存在著,因此,氬離子雖然可以因氬流量增多而增多,但與電子結合重新變成氬原子的機率也變高了,隨著氬流量的增高,氬離子反而會減少,因此鍍率會隨著氬離子撞擊靶材的機率降低而減少,此時,由於成膜的速率降低了,導致bulk resistivity隨著降低,此結果可以由圖9觀察得知。而均勻性的部份,則可以從圖10看出,隨著氬流量的上升,而有明顯的改善。

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圖8:隨著氬流量的提高,鍍率也跟著降低。
(圖片來源:宜特科技)

  

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圖9:隨著氬流量的提高,Bulk resistivity也會降低(以圖3 Power3條件得到的值,進行Normalize)。
(圖片來源:宜特科技)

  

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圖10:隨著氬流量的提高,均勻性得到明顯的改善。
(圖片來源:宜特科技)

  

透過一連串調整濺鍍功率、濺鍍真空壓力、Ar flow等參數,宜特得到符合客戶要求的Bulk resistivity、高鍍度及良好的均勻性。

隨後是黃光的光阻塗佈、光罩對準曝光與顯影,都是一般的操作,此處不描述細節。完成後則進行金屬的蝕刻,將不要的金屬用化學藥液進行移除,而對於在後續做焊接使用Mixed Bond的產品而言,這個步驟相當的重要。

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圖11:後續使用Clip bond或Mixed bond在FSM的差異。
(圖片來源:宜特科技)

  

如同圖11所描述的,若是採用Clip bond,只要在Gate和Source端蓋上光阻蝕刻即可,但若是採用Mixed bond,則只有在Source區蓋上光阻,在FSM蝕刻時,會將source區外的金屬(一般為Ti/NiV/Ag)蝕刻掉,也因此當Gate區域和其他區域一樣是要被蝕刻的,困難的是當Gate端上方不要的FSM移除完畢後,下方Top metal的露出部份,並沒有任何保護,因此這樣的蝕刻,必需要考慮到蝕刻液對Ti和Top metal (一般是AlCu或是AlSiCu)的選擇比,此處必需選用高選擇比蝕刻液,否則,在FSM蝕刻完成後,Gate端露出的metal將因同時被蝕刻,導致厚度不夠,無法進行後續的Wire bond,如同圖12所示。而在調整好蝕刻液成分後,高選擇比的蝕刻完成如圖13,和蝕刻前厚度相比,只少了0.03μm,幾乎可以說是沒有AlCu厚度損耗。

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圖12:低選擇比蝕刻液造成AlCu pad大量損耗而無法進行Wire-bond。
(圖片來源:宜特科技)

  

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圖13:調整成分成高選擇比蝕刻液,AlCu pad蝕刻後的厚度達4.39μm。
(圖片來源:宜特科技)

  

BGBM製程挑戰

在完成了正面金屬化後,晶片開始進行晶背研磨及晶背成長金屬的步驟,也就是所謂的BGBM (Backside Grinding and Backside Metallization),在此段製程中,由於晶圓厚度開始變薄了,如何良好的處理和搬送晶圓就變得格外的重要了,利用許多特製的獨有治具在生產線中,使得人為拿取的步驟大幅度減少。而此段製程控制的好壞,也決定了晶圓的許多重要特性,如:翹曲度、晶背粗糙度、背面金屬阻抗等等,反應在元件上最直接的效應便是MOSFET的導通阻抗RDS(on)了,這是最重要的MOSFET的特性參數。

世界各大廠家莫不投入精力在進行導通阻抗的改良,在過去十年來,有從矽製程和設計來著手的廠家,比如英飛凌(Infineon)利用多層磊晶堆疊技術形成了超接面(Super Junction)創造了CoolMOS長達20年的銷售週期。

其次,使用封裝製程的夾焊(Clip Bond)和擴散接合(Diffusion Solder),利用銅夾加大電流路徑以取代金線(Gold wire)來降低導線電阻,以及利用介金屬化合物(Intermetallic compound)的形成,來使得金屬間阻抗降低,來降低導通阻抗RDS(on)

除了以上兩種方法外,還有第三個方法是宜特可以協助客戶的地方,利用研磨製程將晶圓厚度降低。使用一般研磨機進行一般研磨及預研磨,利用太鼓(Taiko)研磨機和旋轉蝕刻機(Spin-etch),可以穩定的產出厚度只有50μm的太鼓研磨,此製程可以將晶圓做精密的研磨,使得晶圓邊緣留下一圈我們稱為太鼓環的區域,此一太鼓環使得晶圓在極薄的情況下,也不會翹曲,大幅度的改善了後續晶圓的生產線良率。而透過將晶片的厚度從100μm降低到50μm,導通阻抗RDS(on)可以大幅度降低,如同圖14所示的結果,在相同元件設計,相同的製程條件下,僅僅只是將晶片厚度降低,在CP測試所得到的RDS(on)降低了19%。

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圖14:相同元件、相同生產及測試條件,僅晶圓厚度由100μm降低到50μm的RDS(on)比較。
(圖片來源:宜特科技)

  

在完成了研磨及蝕刻後,利用蒸鍍機,即可將想要的金屬鍍膜完成,如圖15所示,BGBM完成後的橫切面(cross section),可以看到晶背蝕刻後,是有較大的粗糙度,此一粗糙度,可以使得蒸鍍的金屬有更強的附著力量,可以使得背金在成長後,數月都不會有剝落的情況發生。

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圖15:BGBM完成後的橫切面(Ti/NiAg 2.8KA/3.5KA/20KA)。
(圖片來源:宜特科技)

  

結語

本文實現了晶圓在離開前段代工廠後,進入後段封裝廠前,所必需做的正面金屬化製程,背面研磨及背面金屬成長製程。透過濺鍍功率的調整,可使得單位阻抗符合客戶的要求,並實現了Ti對AlCu的高選擇比,使得Gate金屬損耗降低,以利後續在封裝廠所進行的混合焊接,也透過了太鼓研磨降低晶圓的厚度,使得導通阻抗RDS(on)降低,完成了Power MOSFET晶圓在進入後段封裝廠前的準備。