這項旨在實現更先進3nm晶片設計的計畫是採用極紫外光微影製程(EUV)及193浸潤(193i)微影導向設計規則,與Cadence Innovus設計實現系統和Genus合成解決方案。

Imec為測試晶片運用業界通用的64位元CPU,配合客製3nm標準元件庫和TRIM金屬的流程,將繞線間距縮小至21nm。Cadence與imec攜手打造3nm實現流程的完整驗證,為新一代設計創新做好準備。

Cadence Innovus為一套大規模平行實體設計實現系統,幫助工程師實現理想的功耗、性能與面積(PPA)目標的優質設計,同時加速上市時間。Cadence Genus合成解決方案為新一代高性能RTL合成與實體合成引擎,符合最新FinFET製程節點要求,可將RTL設計產能提升多達十倍。

此項計畫測試EUV技術及193i微影規則以提供所需的解析度,同時在兩種不同的圖案假設下比較PPA目標。