若參考時脈抖動過劇,則會導致產生無法容許的高系統位元錯誤率(BER)、失去流量或是系統通訊。此外,56G PAM4 PHY、100G/200G/400G乙太網路,以及100G/400G OTN必須混合採用各種不同的頻率,因此更提高了時脈複雜度。

高速通訊與資料中心時脈需求

Silicon Labs Si54x Ultra Series振盪器產品係專為高速通訊與資料中心應用所設計。這些高效能振盪器提供頻率合成、80fs RMS極低抖動等功能特色,且提供標準、小封裝尺寸振盪器選擇。新振盪器產品提供優異的抖動餘量與彈性頻率範圍,協助硬體設計人員安心自信地從事設計工作,並且降低產品開發風險。

20180302TA01P1 圖 1 高速通訊與資料中心時脈需求。 備註:以上數據是直接計算自參考時脈或是發射器眼圖、眼圖閉合度規格的設定需求50/50 deterministic/rms和33%/67% clock/transmitter每原始(pre-FEC)BER。

數位訊號處理鎖相迴路(DSPLL)架構

圖2提供關於Ultra Series第四代DSPLL架構的概述。新振盪器架構有別於傳統振盪器需要複雜製程,且針對不同頻率需要採用不同晶體的做法,其整合了簡單、高品質固定頻率晶體,以及新一代DSPLL技術,可產生任何頻率。裝置在出廠測試時燒錄成客製化的頻率進行測試。運用此種創新做法,能夠大規模自訂振盪器以符合每位客戶的獨特需求。振盪器支援200k~1.5GHz的任何頻率,協助單一產品系列輕鬆支援標準與自訂頻率應用。

20180302TA01P2 圖 2 Ultra Series DSPLL架構。

DSPLL採用55nm CMOS製程技術,運用高度數位化的架構,提供優異的彈性頻率範圍與抖動效能。傳送至DSPLL相位探測器的輸入訊號,會從類比轉換成數位,使DSPLL能夠在數位領域中完全運作。

此種全數位化做法具有多種優勢。首先,可採用小於1ppb的步距精準操控「數位控制振盪器(DCO)」,以追蹤參考時脈與反饋時脈之間的相位延遲。DCO增益微小,相較於傳統類比PLL,電路更不易受到雜訊影響。其次,DSPLL支援創新相位錯誤消除電路,採用先進數位訊號處理可去除因延遲、非線性和溫度效應所產生的PLL雜訊。這些架構功能確保經過製程、電壓和溫度,維持穩定一致的裝置效能,使得DSPLL架構可對完整的工作範圍提供極低抖動。

極低抖動的彈性頻率範圍

圖3顯示Ultra Series抖動效能與工作頻率和溫度之間的比較,其提供兩種效能等級。就其抖動效能而言,新振盪器可發揮最大的抖動餘量,協助客戶安心自信地從事設計工作。

20180302TA01P3 圖 3 振盪器抖動效能對比輸出頻率。

為了進一步簡化裝置評估作業,Silicon Labs提供「XO相位雜訊查詢程式」,針對廣泛常用的頻率,提供超過1,000張振盪器實測的相位雜訊圖。

整合電源雜訊調節

DSPLL晶片整合廣泛輸入的低壓差整流電路,可提供電源雜訊抑制功能,即使處於吵雜的系統環境,仍可確保提供穩定一致的低抖動運作。整合電源雜訊調節的另一項優勢,在於可簡化電源濾波線路、PCB設計和配置。

20180302TA01P4 圖 4 整合PSNR可將附加抖動狀況降至最低。

支援多種頻率

除了標準單一頻率振盪器外,雙頻與四頻振盪器皆採用DSPLL架構。這些裝置可將兩個或更多的離散振盪器替換為單一IC,以將物料清單(BOM)成本與複雜度降至最低。以下是多頻振盪器所具備的各項優勢:

˙透過單一裝置支援多重協定SerDes;

˙簡化設定/保持時間測試;

˙頻率餘量(例如:156.25MHz+50ppm、156.25MHz、156.25MHz-50ppm);

˙簡化原型設計作業。使用多頻振盪器,透過各式各樣的參考時脈來測試新SerDes和ASIC。只要選定最終頻率後即可轉換至固定單頻振盪器。

單一電壓供應廣泛的格式選擇

新振盪器配備彈性的輸出驅動器,可經過出廠自訂支援所有常用的訊號格式:LVDS、LVPECL、HCSL、CML、CMOS和雙CMOS。此外,輸出驅動器亦支援廣泛的電壓供應範圍。單一振盪器裝置可支援1.8~3.3V運作,只需使用單一零件編號,即可取代多個固定電壓的1.8V、2.5V和3.3V振盪器。