對於之前使用分立ADC的應用,包括電能計量、掌上型醫療設備、工業控制系統、電源管理系統、遊戲機和儀器儀錶等,低成本微控制器(MCU)為其提供高性能模擬功能逐漸成為可能。在通用控制系統應用中,往往需要奈奎斯特(Nyquist)ADC兼具低延遲、高頻寬和低功耗特性,與此同時,其精準度達到約14位元有效位數(14位元ENOB),價格也為大眾所接受。在如此繁多的需求之下,目前的大多數SAR和Sigma-Delta(DS)ADC都將慘遭淘汰,因為在滿足頻率和延遲需求的同時還要實現低成本和低功耗目標太難。

本文將介紹的是一款基於自校準、自檢架構的低功耗16位元SAR ADC,其配有雙橋分離CDAC和高速三級比較器。生產資料表明,這種架構的精準度高達14.5 ENOB,而且總成本(實現和測試)明顯低於市場上大多數暢銷的12位元SAR ADC。

隨著SAR ADC解析度的提高,CDAC單元的元件數量會呈線性增加,但這些元件的匹配要求會導致平方律區域增大。為了限制元件總數,通常使用橋接或縮放元件來將DAC拆分成更小的子DAC。這些縮放元件並非單位規格,其寄生效應可能會導致進一步的不匹配和錯誤。通常由於區域限制,匹配超過10~11位元對於微控制器整合是不可行的。因此,必須對ADC DAC元件執行某種形式的校準才能滿足更高的解析度和精準度要求。本文將介紹一種差分、面積有效型16位元自校準SAR ADC的設計。

ADC架構

圖1顯示了ADC架構,不包括通道多工器。SAR ADC通常由DAC和比較器構成反饋迴路,並配有包括逐次逼近寄存器的邏輯。DAC通常由一組二進位加權元件組成,在本例中使用的是電容,一些應用中通常需要能夠對極性未知的差分輸入訊號進行轉換,轉換差分訊號也有助於透過共模雜訊抑制來提高結果的精準度。

20171031TA01P1** 圖1 包含2個互補CDAC的全差分ADC架構。

實現差分ADC常面臨諸多限制因素,其中一個是需要在逐次逼近期間將比較器的輸入保持在其共模範圍內。當比較器在共模電壓下自動調零後,如果輸入偏離該共模電壓,將導致轉換結果出現錯誤,進而增加非線性度。為了防止這一問題,我們添加了一個尺寸更小、功耗更低的「非關鍵」比較器。該比較器搭配負端DAC(負責採樣VIN-)實現部分逐次逼近。這樣可使比較器負輸入V-足夠接近VCM,從而確保比較器的精準度在1LSB以內。負端所需的逼近次數由比較器的共模抑制比(CMRR)和ADC的解析度決定。CMRR越高,所需的逼近次數越少。例如,如果12位元ADC中比較器的CMRR為66dB,則只需在負端進行2次逼近(12位元LSB的1/2=78dB,因此負端逼近需將|VCMV-|電壓減到12dB)。

我們實現的是16位元ADC(1/2LSB=102dB),比較器的CMRR大約為72dB,因此需要進行5次逼近(25=30dB)。對於5位元SAR,「非關鍵」比較器必須解析的最小輸入電壓為VREFH/32。在負端完成部分逐次逼近之後,使用精密比較器和正端DAC(負責採樣VIN+)進行全16階逼近。兩個比較器輸出由SAR邏輯捕獲,以控制相應的DAC進行逐次逼近。正端結果與負端結果相減會得到未經校準的結果,從該結果中減去預設的校準值後即可得到最終轉換結果。該差分模式的運行速率最高可達320kS/s。

在單端模式下,不需要在負端進行部分逐次逼近,因此最高運行速度可達460kS/s。此外,該ADC還具有低解析度的12位元模式,最高運行速率可達1MS/s。

CDAC陣列

CDAC是SAR中最重要的組成部分。SAR ADC的線性度取決於電容陣列中的電容匹配,分離電容結構是限制晶片面積的常用方法。圖2所示的CDAC拓撲結構結合校準提供了一種可在電容陣列大小(96個電容)、速度、雜訊和線性度之間取得最佳權衡的設計。每個電容代表一組單位電容,透過對最高有效位元電容進行校準,可以縮小單位電容的尺寸。

20171031TA01P2 圖2 包含2個橋接電容的全差分5b-5b-6b分離CDAC拓撲結構。

本設計使用了一個大約125fF的單位邊緣電容,可以向未校準的電容提供充分的匹配,並使16位元的kT/C雜訊保持在1LSB以下。CDAC根據單位尺寸電容分為3個二進位加權的子DAC。最高有效位元(MSB)子DAC包含5位元,中間有效位元(ISB)子DAC包含5位元,最低有效位元(LSB)子DAC包含6位元。LSB部分由用於位元0和終止的半尺寸電容構建成一個5位元陣列。

ADC校準

SAR ADC有許多種校準方法,一些方法使用基於數位關聯的校準,另一些方法使用相關技術測量DAC中的電容比例差,然後透過類比調整方式來修改DAC元件或者透過數位調整方式來調整結果。本文中ADC使用的測量方法,是透過測量電容比例差來確定電容誤差值,然後透過數位調整方式來修改結果。正端和負端CDAC的MSB電容均被校準。為了在調整SAR結果後不產生較大的非線性度,校準前的CDAC必須是單調的,將縮放電容Csc1(圖3)的尺寸調整為略大於理想值可以保證單調性。圖3對這一概念進行了說明。

20171031TA01P3 圖3 非線性度及提高CDAC線性度的方法。

為了確定校準誤差值,每個MSB電容(由位元15:11控制)都將與所有最低有效位元電容的組合進行比較。例如,校準的某一步是將位元11電容(1C)與位元10:0電容和末位元電容(由於Csc1過大而略大於1C)進行比較。下一步是將位元12電容(2C)與位元11:0電容和端接電容(略大於2C)進行比較。依此類推,每個MSB電容都會執行這一過程,校準係數會進行累加並儲存在記憶體中,每個ADC需要的儲存空間不到128位元。完成正常ADC轉換之後,從未經校準的結果中減去對應於MSB結果的校準值可獲得校準結果。

然後,應用基於累積校準係數的增益因數可生成最終轉換結果。該校準方法可補償MSB電容之間的不匹配,以及第一個縮放電容的不匹配和寄生效應。必須指出的是,為了提高未校準電容的線性度和耐受過程梯度、限制校準範圍,必須採用共質心版圖技術。此外,在電容陣列的邊緣採用了虛設的電容環,以確保電容陣列中的所有單位電容都具有相同的周邊結構。

在比較器設計中,需要權衡的主要是速度與精準度。精準度可透過提供足夠的高增益、低偏移和低輸入參考雜訊來保證。比較器偏移會引起ADC傳輸特性的偏移,但不影響ADC的線性度,在我們的實現方案中,偏移透過自動調零技術來消除。比較器需要足夠的增益來解決小於1LSB的電壓問題(在16位元模式下,低至15mV左右),並在規定的延遲時間內提供回應。在16位元模式下,最大ADC時脈為12MHz,這種情況下比較器需要在大約半個週期(即41.6ns)內完成每次比較。

20171031TA01P3-1 表1 典型情況和最差情況下CDAC INL和DNL的蒙特卡羅模擬結果。

這裡選用三級比較器來取得速度和增益之間的折衷。每一級均獨立自動調零,並與下一級電容耦合,請注意,前兩級是全差分比較器,第三級是單端比較器。圖4為比較器各級的簡化原理圖,利用折疊共源共閘結構可提供足夠的增益,以解決16位元ADC相關的電壓電平。在ADC採樣/自動調零階段,差分對M1-M2的閘極連接到類比接地電壓(cazd為高電平),輸出級透過M13-M14(casz為高電平) 配置為低增益,以便儲存C3和C4上的偏移。

20171031TA01P4 圖4 具有電容耦合和自動調零功能的全差分比較器。

在自動調零階段結束時,會將第一個casz解除置位,然後使用非交疊時脈相位將cazd解除置位。ADC隨後會啟動逐次逼近階段,比較器級切換到高增益配置,輸入訊號由折疊共源共閘增益級放大。在逐次逼近週期,比較器輸出級由M12復位,DAC可穩定下來(clk為高電平),接下來,會將clk解除置位並進行比較操作。比較器佈局對ADC的性能至關重要,特別要注意防止類比和數位訊號的耦合。

實驗結果

ADC採用90nm CMOS製程製造,ADC電路已整合到90nm微控制器中,目前處於生產階段。在某一晶圓生產批次中隨機選取了4個元件,測得的ADC積分非線性(INL)誤差如圖5所示。圖中所示的最小和最大INL的測試條件為:最大轉換速率、時脈頻率從1MHz~12MHz(最大時脈頻率)、電壓從1.71V~3.6V、溫度從-40℃~125℃。

20171031TA01P5 圖5 LSB中的最小/最大INL與參考電壓、溫度和採樣頻率之間的關係(在16位元差分模式下的最大轉換速率時)。

圖6顯示在8MHz和12MHz時脈速率下的ENOB,11kS/s轉換速率時可達到近15位元的ENOB。

20171031TA01P6 圖6 典型條件下SAR ADC ENOB與採樣頻率之間的關係。

圖7是微控制器晶片上ADC的照片。CDAC位於中心部分,而開關位於每個邊緣電容單元的下方。比較器和電流參考位於CDAC下方,通道多工器位於CDAC上方,即電路的頂部。

20171031TA01P7 圖7 微控制器晶片照片(突出顯示ADC)。

結論

借助90nm CMOS技術,現已成功使用金屬邊緣電容實現一款低功耗差分自校準460kS/s16位元軌到軌輸入SARA/D轉換器。這款ADC在全速下測得的電流消耗為800mA,適於多種應用。矽測量顯示其總體性能達13.5~14.5ENOB,該電路現已整合到90nm微控制器中,目前處於生產階段。