加速可測試性設計圖形模擬

加速可測試性設計圖形模擬

傳統的晶片設計日程需要進行綜合門級模擬以開發 ATPG、BIST 或功能圖形,Veloce DFT App 令其實現了真正的“左移”改進。它能在合理時間內運行完整的 DFT 驗證圖形,從而縮短圖形開發週期。Veloce DFT App 可無縫地融入 Veloce 生態系統,在 DFT 架構驗證環境中支援其他許多強大的應用和功能。硬體加速模擬的高性能增加了更多“模擬週期”,從而確保 DFT 排程不會超出項目管理所分配的時間範圍。而這就意味著,可以加快產品上市速度和提高合格率,進而增加利潤。

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