台積電擘劃3nm、2nm技術藍圖

台積電(TSMC)的3奈米(nm)製程節點象徵最後一代基於FinFET製造的製程技術，因為該代工廠的2nm製程節點將採用奈米片(nanosheet)，或稱為環繞式閘極(GAA)電晶體。全球代工巨擘台積電在日前舉行的2023年北美技術論壇(2023 North America Technology Symposium)中提供關於3nm晶片製程節點的最新資訊，並為2nm節點增加兩個變化版本，英特爾能否迎頭趕上？。 關於目前正生產中的基準3nm節點N3，以及將於2023年下半年推出的增強版N3E的細節，已於去年公佈。N3節點配備多達25個極紫外光(EUV)層，同時在其中一些層上使用雙重圖案，以促進比台積電N5製程節點更高的邏輯和SRAM電晶體密度。 另一方面，N3E利用多達19層EUV，而且無需仰賴EUV雙重圖案，從而降低了製造的複雜性和成本。然而，雖然N3E提供了更寬的製程視窗和更好的產量，但它所提供的邏輯密度比N3低。因此，它對於旨在提高密度和面積的晶片設計的吸引力較小。 現在，台積電正為其N3開發藍圖增加新的變化版本，以進一步豐富3nm製程技術，從而滿足晶片設計者的不同需求。以下簡要概述台積電在加州聖克拉拉舉行技術論壇中所發佈的三個節點： N3P、N3X和N3AE。

圖1：3nm製造節點可分為一系列多樣化的製程節點，以滿足各種晶片需求。(來源：TSMC)

N3P製程節點 N3P是對N3E的改進版本，透過調整其掃描器的光學性能，從而降低功耗、增強性能和密度。換句話說，它是N3E的光學微縮版，在相同的漏電情況下提供5%的速度，在相同的速度下降低5-10%的功率以及更高1.04倍的晶片密度。 N3P的關鍵目標在於透過在N3E的基礎上改進電晶體特性，從而最佳化電晶體密度。台積電聲稱，對於混合晶片設計來說，這種3nm將使電晶體密度提高4%。這種混合晶片一般是由50%的邏輯、30%的SRAM和20%的類比電路組成。N3P預計成為台積電最受歡迎的N3節點之一，預計將於2024年下半年推出。 N3X製程節點 N3X是為CPU和GPU等高性能運算(HPC)裝置量身打造的，提供比N3P高至少5%的時脈速度。雖然能夠承受更高電壓，但該節點使IC設計者能夠提高時脈速度，以換取更高的整體洩漏。據台積電表示，N3X將支援約1.2V的電壓，這對3nm晶片製造製程來說是相當高的。 N3X專為高性能運算(HPC)處理器量身打造，是聚焦於性能的先進製程節點。漏電並不是HPC處理器最重要的關注點。這些處理器通常用於伺服器級的硬體，並具有強大的冷卻系統。儘管如此，晶片設計者也必須致力於控制這些耗電的處理器。 同樣值得注意的是，N3X將提供與N3P相同的電晶體密度，其關鍵的價值主張是為HPC應用優先考慮性能和最高時脈頻率。據台積電消息來源表示，N3X將在2025年量產。根據業界消息來源，英特爾(Intel)的Celestial GPU將是首批使用N3X製造節點的產品之一。

圖2：N3P和N3X節點分別在晶片密度和更高電壓容限方面提供多樣化製程。(來源：TSMC)

N3AE製程節點 N3AE或 "Auto Early "在先進的晶片製程技術上實現了汽車應用。它提供基於N3E的汽車工藝製程設計套件(PDK)，並將於2023年推出。完全符合汽車標準的N3AE製程將在2025年量產。 台積電在2023年北美技術論壇上並提供了2nm晶片製程(N2)細節，N2有望在2025年投產。台積電並將在2026年為其N2技術增加兩個變化版本：具有背面供電的N2P和用於HPC的N2X。 N2及其變化版本將是台積電第一個採用GAA電晶體——台積電稱之為奈米片(nanosheet)電晶體的製造節點，以提高邏輯、SRAM和類比電路的性能、能源效率和電晶體密度。GAA技術有利於降低漏電電流，因為通道的四面都由閘極環繞。此外，GAA電晶體提高了調整通道寬度的能力，以獲得更高的性能或更低的功耗。

圖1 ：兩種N2變化版本是今年技術論壇最值得關注的亮點之一。(來源：TSMC)

在今年的技術論壇上，台積電聲稱其新的奈米片電晶體已能滿足80%的目標性能規格，而256-Mb SRAM的平均良率目前達50%以上，而台積電也還有兩年時間來提高這些數字。 據台積電稱，N2將在與N3相同的功率下提供10%至15%的性能，或在相同的時脈下降低25%至20%的功率。台積電並聲稱，對於混合晶片—包括邏輯、SRAM和類比—N2將比N3E實現更高15%的密度。

圖2：今年的台積電技術論壇主要提供關於去年宣佈的N2製程節點細節。(來源：TSMC)

雖然關於台積電N2技術的細節已經流傳一段時間了，但此次技術論壇上針對N2製造節點宣佈了兩個新版本，將這一先進製造技術延伸到2026年。台積電在2020年開始研究2nm晶片製造製程，過去幾年來也持續不懈地追求這一尖端的晶片製造技術。 關於N2製程節點的變化版——N2P和N2X，預計將在2026年投產，而在採用這些節點製造的晶片可望在2027年出現。 N2P製程節點 不久前，當台積電宣佈採用奈米片設計的N2生產計畫時，即宣誓要在未來的版本中晶背供電源技術；該2nm製程版本被命名為N2P。它就像英特爾的PowerVia和三星的BSPDN製程技術一樣，將電晶體夾在電源傳輸網路和訊號網路之間，以提高電晶體性能並降低功耗。 晶背供電技術將電源軌移到晶片背面以解耦I/O和電源佈線，解決了諸如後端製程(BEOL)通孔電阻升高的挑戰。因此，當晶片製造商持續致力於晶片供電傳輸電路中的電阻問題時，晶背供電傳輸增強了電晶體的性能、降低其功耗，並消除了資料和電源連接之間的一些潛在干擾。 據應用材料(Applied Materials)估計，晶背供電技術讓邏輯單元面積減少20%至30%。儘管台積電並未提供關於N2P技術的任何細節，但發表在AnandTech上的一份報告聲稱，晶背供電軌可以實現兩位數的電晶體密度改進以及個位數的效率提升。 N2X製程節點 台積電也在準備N2X，這是針對HPC裝置的製程，如高階CPU和GPU等HPC需要更高的電壓和時脈速度。N2X將在N2P之後出現，因此關於這種用於HPC應用的N2變化版的資訊目前還很有限。 英特爾可能迎頭趕上？ 值得一提的是，英特爾在其20A製程上的2nm製造製程也遵循類似的發展軌跡，即採用了晶背供電技術。英特爾計畫在2024年底將其2nm PowerVia製程節點推向量產，如果這家位於加州聖克拉拉的晶片製造商能夠成功執行這一計畫，它將在實施晶背供電傳輸的競賽中超前台積電近兩年。 然而，考慮到英特爾在執行先進製程節點方面的發展記錄，以及其於獲得ASML最新的EUV微影設備方面的挑戰，能不能做到這一點仍有待觀察。儘管如此，除了三星，台積電在奈米競賽中也出現了第二家競爭對手。 編譯：Susan Hong (參考原文：TSMC upends 3-nm roadmap with three new nodes；TSMC adds two variants to 2-nm node, will Intel catch up?，by Majeed Ahmad )