以最小化PCB ESR和ESL實現熱迴路佈局最佳化

作者 : ADI

本文討論如何透過最小化PCB的等效串聯電阻(ESR)和等效串聯電感(ESL)來最佳化熱迴路佈局設計...

問題:能不能最佳化開關電源的效率?
答案:當然可以,最小化熱迴路PCB ESRESL是最佳化效率的重要方法。  

對於功率轉換器,寄生參數最小的熱迴路PCB佈局能夠提升能效比、降低電壓振鈴,並減少電磁干擾(EMI)。本文將討論如何透過最小化PCB的等效串聯電阻(ESR)和等效串聯電感(ESL)來最佳化熱迴路佈局設計。本文並比較了影響因素,包括解耦電容位置、功率FET尺寸和位置以及貫孔佈置。同時透過實驗驗證分析結果,並總結最小化PCB ESR和ESL的有效方法。

熱迴路和PCB佈局寄生參數

切換模式功率轉換器的熱迴路是指由高頻(HF)電容和相鄰功率FET形成的臨界高頻交流電流迴路。其是功率級PCB佈局的最關鍵部分,因其包含高dv/dt和di/dt雜訊成分。設計不良的熱迴路佈局會產生較大的PCB寄生參數,包括ESL、ESR和等效並聯電容(EPC),這些參數對功率轉換器的效率、切換性能和EMI性能有重大影響。

1顯示同步降壓DC-DC轉換器原理圖。熱迴路由MOSFET M1和M2以及解耦電容CIN形成。M1和M2的切換動作會產生高頻di/dt和dv/dt雜訊。CIN提供了一個低阻抗路徑來旁路高頻雜訊成分。然而,元件封裝內和熱迴路PCB佈線上存在寄生阻抗(ESR、ESL)。高di/dt雜訊通過ESL會引起高頻振鈴,進而導致EMI。ESL中儲存的能量在ESR上耗散,導致額外的功率損耗。因此,應儘量減小熱迴路PCB的ESR和ESL,以減少高頻振鈴並提高效率。

準確提取熱迴路的ESR和ESL,有助於預測切換性能並改要熱迴路設計。元件的封裝和PCB走線均會影響迴路的總寄生參數。本文主要關注PCB佈局設計,其中有一些工具可協助用戶提取PCB寄生參數,例如Ansys Q3D、FastHenry/FastCap、StarRC等。Ansys Q3D之類的商用工具可提供準確的模擬,但通常價格昂貴。FastHenry/FastCap是一款基於部分元件等效電路(PEEC)數值建模的免費工具,可透過編程提供彈性的模擬來探索不同的版圖設計,但需要額外的編程。FastHenry/FastCap寄生參數擷取的有效性和準確性已通過驗證,並與Ansys Q3D進行了比較,結果一致。在本文中,FastHenry用於擷取PCB ESR和ESL的經濟高效的工具。

Figure 1. A buck converter with hot loop ESRs and ESLs.

1:帶熱迴路ESRESL的降壓轉換器。

熱迴路PCBESRESL與解耦電容位置的關係

本部分基於ADI的 LTM4638 µModule穩壓器展示板DC2665A-B來研究CIN位置的影響。LTM4638為一款整合式20VIN、15A降壓型轉換器模組,採用小型6.25mm × 6.25mm × 5.02mm BGA封裝。其具有高功率密度、快速瞬態響應和高效率特性。模組內部整合了一個小型高頻陶瓷CIN,不過受限於模組封裝尺寸,這還不夠。24展示了展示板上的三種不同熱迴路,這些熱迴路使用了額外的外部CIN

第一種是垂直熱迴路1 (2),其中CIN1放置在μModule穩壓器下方的底層。µModule VIN和GND BGA接腳透過貫孔直接連接到CIN1。這些連接提供了展示板上的最短熱迴路路徑。第二種熱迴路是垂直熱迴路2 (3),其中CIN2仍放置在底層,但移至μModule穩壓器的側面區域。其結果是,相較於垂直熱迴路1,該熱迴路增加了額外的PCB走線,預計ESL和ESR更大。第三種熱迴路選項是水平熱迴路(4),其中CIN3放置在靠近μModule穩壓器的頂層。µModule VIN和GND接腳透過頂層銅連接到CIN3,而不經過貫孔。然而,頂層的VIN銅寬度受其他接腳排列的限制,導致迴路阻抗高於垂直熱迴路1。1比較了FastHenry擷取的熱迴路 PCB ESR和ESL。正如預期的那樣,垂直熱迴路1的PCB ESR和ESL最低。

Figure 2. Vertical Hot Loop 1: (a) top view and (b) side view.

2:垂直熱迴路1(a)俯視圖和(b)側視圖。

Figure 3. Vertical Hot Loop 2: (a) top view and (b) side view.3:垂直熱迴路2(a)俯視圖和(b)側視圖。

Figure 4. Horizontal hot loop: (a) top view and (b) side view.

4:水平熱迴路:(a)俯視圖和(b)側視圖。

1:使用FastHenry擷取的不同熱迴路的PCB ESRESL

為了透過實驗驗證不同熱迴路的ESR和ESL,我們測試了12V轉1V CCM運行時展示板的效率和VIN交流漣波。理論上,ESR越低則效率越高,而ESL越小,則VSW振鈴頻率越高,VIN漣波幅度越低。5a顯示了實測效率。垂直熱迴路1的效率最高,因為其ESR最低。水平熱迴路和垂直熱迴路1之間的損耗差異也是基於擷取的ESR計算的,這與5b所示的測試結果一致。5c中的VIN HF漣波波形是在CIN上測試的。水平熱迴路具有更高的VIN漣波幅度和更低的振鈴頻率,因此驗證了其迴路ESL高於垂直熱迴路1。另外,由於迴路ESR更高,因此水平熱迴路的VIN漣波衰減速度快於垂直熱迴路1。此外,較低的VIN漣波降低了EMI,因而可以使用較小的EMI濾波器。

Figure 5. Demo board testing results: (a) efficiency, (b) loss difference between horizontal loop and vertical Loop 1, and (c) VIN ripple during M1 turn-on at 15 A output.

5:展示板測試結果:(a)效率,(b)水平迴路與垂直迴路1之間的損耗差異,(c) 15 A輸出時M1導通期間的VIN漣波。

2:對於不同元件形狀和位置,使用FastHenry擷取的熱迴路PCB ESRESL

熱迴路PCB ESR/ESLMOSFET尺寸/位置的關係

對於分離式設計,功率FET的佈置和封裝尺寸對熱迴路ESR和ESL也有重大影響。本部分對使用功率FET M1和M2以及解耦電容CIN的典型半橋熱迴路進行了建模和研究。6比較了常見的功率FET封裝尺寸和放置位置。2則顯示每種情況下提取的ESR和ESL。

情況(a)至(c)展示了三種常見功率FET佈置,其中採用5mm × 6mm MOSFET。熱迴路的物理長度決定了寄生阻抗。相較於情況(a),情況(b)中的90°形狀佈置和情況(c)中的180°形狀佈置的迴路路徑更短,導致ESR降低60%,ESL降低80%。由於90°形狀佈置顯示出了優勢,我們基於情況(b)研究了更多情況,以進一步降低迴路ESR和ESL。情況(d)將一個5mm × 6mm MOSFET替換為兩個並聯的3.3mm × 3.3mm MOSFET。由於MOSFET尺寸更小,迴路長度進一步縮短,導致迴路阻抗降低7%。情況(e)將一個接地層放置在熱迴路層下方,相較於情況(d),熱迴路ESR和ESL進一步降低2%。原因是接地層上產生了渦流,其感應出相反的磁場,這相當於降低迴路阻抗。情況(f)建構了另一個熱迴路層作為底層。如果將兩個並聯MOSFET對稱佈置在頂層和底層,並透過貫孔連接,則由於並聯阻抗,熱迴路PCB ESR和ESL的降低會更加明顯。因此,在頂層和底層上以對稱90°形狀或180°形狀佈置較小尺寸的元件可以獲得最低的PCB ESR和ESL。

為了透過實驗驗證MOSFET佈置的影響,我們使用了ADI的高效率4開關同步降壓-升壓控制器展示板 LT8390/DC2825A 和 LT8392/DC2626A 。如 7a7b所示,DC2825A採用直線MOSFET佈置,DC2626A採用90°形狀的MOSFET佈置。為了進行比較的公平性,兩個展示板配置了相同的MOSFET和解耦電容,並在36V轉12 V/10 A、300kHz降壓操作下進行了測試。7c顯示了M1導通時刻測得的VIN交流漣波。採用90°形狀的MOSFET佈置時,VIN漣波的幅度更低,諧振頻率更高,這就驗證了熱迴路路徑較短導致PCB ESL更小。相反的,直線MOSFET佈置的熱迴路更長,ESL更高,導致VIN漣波幅度要高得多,並且諧振頻率更低。根據Cho和Szokusha研究的EMI測試結果,較高的輸入電壓漣波還會導致EMI輻射更嚴重4

Figure 6. Hot loop PCB models: (a) 5 mm × 6 mm MOSFETs in straight placement; (b) 5 mm × 6 mm MOSFETs in 90˚ shape placement; (c) 5 mm × 6 mm MOSFETs in 180˚ shape placement; (d) two-parallel 3.3 mm × 3.3 mm MOSFETs in 90˚ shape placement; (e) two-parallel 3.3 mm × 3.3 mm MOSFETs in 90˚ shape placement with ground layer; (f) symmetrical 3.3 mm × 3.3 mm MOSFETs on top and bottom layers in 90˚ shape placement.

6:熱迴路PCB模型:(a) 5 mm × 6 mm MOSFET,直線佈置;(b) 5 mm × 6 mm MOSFET,以90°形狀佈置;(c) 5 mm × 6 mm MOSFET,以180°形狀佈置;(d) 兩個並聯的3.3 mm × 3.3 mm MOSFET,以90°形狀佈置;(e) 兩個並聯的3.3 mm × 3.3 mm MOSFET,以90°形狀佈置,帶有接地層;(f) 對稱的3.3 mm × 3.3 mm MOSFET,位於頂層和底層,以90°形狀佈置。

Figure 7. (a) LT8390/DC2825A hot loop with straight MOSFETs placement; (b) LT8392/DC2626A hot loop with 90˚ MOSFETs placement; (c) VIN ripple waveforms at M1 turn-on.

7(a) LT8390/DC2825A熱迴路,MOSFET以直線佈置;(b) LT8392/DC2626A熱迴路,MOSFET90°形狀佈置;(c) M1導通時的VIN漣波波形。

Figure 8. Hot loop PCB models with (a) five GND vias placed close to CIN and M2; (b) 14 GND vias placed between CIN and M2; (c) 6 more vias placed on GND based on (b); (d) nine more vias placed on GND area based on (c).

8:熱迴路PCB模型,(a) 5GND貫孔靠近CINM2佈置;(b) 14GND貫孔佈置在CINM2之間;(c) 基於(b)GND上再佈置6個貫孔;(d) 基於(c)GND區域上再佈置9個貫孔。

熱迴路PCBESRESL與貫孔佈置的關係

熱迴路中的貫孔佈局對迴路ESR和ESL也有重要影響。8對使用兩層PCB結構和直線佈置功率FET的熱迴路進行了建模。FET放置在頂層,第二層是接地層。CIN GND焊盤和M2源極焊盤之間的寄生阻抗Z2是熱迴路的一部分,作為示例進行研究。Z2是從FastHenry擷取的。3總結並比較了不同貫孔佈置的模擬ESR2和ESL2

一般而言,增加更多貫孔會降低PCB寄生阻抗。然而,ESR2和ESL2的降低程度與貫孔數量並不是線性比例關係。靠近接腳焊盤的貫孔,所導致的PCB ESR和ESL的降低最明顯。因此,對於熱迴路佈局設計,必須將幾個關鍵貫孔佈置在靠近CIN和MOSFET焊盤的位置,以使高頻迴路阻抗最小。

3:使用不同貫孔佈置時擷取的熱迴路PCB ESR2ESL2

結論

減小熱迴路的寄生參數有助於提升電源效率、降低電壓振鈴,並減少EMI。為了儘量減小PCB寄生參數,本文研究並比較了使用不同解耦電容位置、MOSFET尺寸和位置以及貫孔佈置的熱迴路佈局設計。結論是,更短的熱迴路路徑、更小尺寸的MOSFET、對稱的90°形狀和180°形狀MOSFET佈置、靠近關鍵元元件的貫孔,均有助於實現最低的熱迴路PCB ESR和ESL。

本文作者:

Jingjing Sun,ADI資深產品應用工程師
Ling Jiang,ADI產品應用經理
Henry Zhang,ADI資深產品應用總監

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