高速記憶體匯流排介面的差異

作者 : 湯朝景,憶闊科技

為何不遵循DDR-n SDRAM標準規格,反倒要另訂軟體代理記憶體介面(SPMI) 規格和高速記憶體匯流排介面(HSMBI)規格呢?

前言

為何不遵循DDR-n SDRAM標準規格,反倒要另訂軟體代理記憶體介面(SPMI) 規格和高速記憶體匯流排介面(HSMBI)規格呢?

原因有以下幾點:第一,DDR-n SDRAM標準規格會限制新DRAM技術的最高存取效率;第二,一些能正常存取的晶片僅因DLL電路的穩定性或頻率達不到規格的範圍而被迫銷毀;第三,晶片的製程變異和工作溫度會影響片內終端電阻器的阻抗值;第四,新DRAM技術在電路設計上的溫度範圍(標準邏輯製程)可以達到-40℃至105℃/125℃,數位介面能達到這樣的條件,但是差動放大器在電路設計上不一定能做到。

HSMBI DRAM與SPMI DRAM

SPMI DRAM規格在起初是以非同步SRAM介面訊號搭配GPIO來存取記憶體裝置,但是軟體程式無法快速切換GPIO的數位訊號,加上GPIO的硬體電路沒有高速切換的設計需求,所以在新版的SPMI DRAM規格中更改為完全使用非同步SRAM介面訊號來存取記憶體裝置,也不再延用DDR-n SDRAM標準規格的命令真值表(command truth table),改用命令集(command set),如1所示。SPMI DRAM規格不是DDR-n SDRAM標準規格的影子,而是為了能夠符合新DRAM技術的存取效率而產生的操作流程。

在HSMBI DRAM的操作時序中,隨機存取(random access)和同步化叢發存取(synchronization burst access)的時間是相同的,因此在命令集的表格中是以裝置存取(device access)取代隨機存取和同步化叢發存取。HSMBI最為獨特的存取方式是主機端對於每一筆資料進行存取皆要指定行位址(column address),如果前後位址是隨機數,即可認為是隨機存取。SPMI DRAM規格的叢發存取仍然是依照DDR-n SDRAM標準規格的方式,即是在主機端和裝置端的內部使用上數計數器來產生連續位址。HSMBI的存取方式可以加速反向連續位址的存取,也能完全配合軟體程式碼的定址順序。

DDR-n SDRAM標準規格是以簡化狀態圖來呈現DDR-n SDRAM裝置的操作流程,SPMI DRAM裝置和HSMBI DRAM裝置的操作流程則由圖1來呈現。SPMI DRAM裝置和HSMBI DRAM裝置沒有DLL電路,也沒有終端電阻器,所以沒有初始化程序和訊號校正程序。HSMBI DRAM裝置沒有區分隨機存取和同步化叢發存取,所以整個操作流程更加精簡,但是HSMBI DRAM裝置會動態改變輸出訊號的型別(前文所述),因此在狀態圖中多了一個IO型別重置(IO type reset)。

1SPMI DRAMHSMBI的命令集。

1SPMI DRAMHSMBI的簡化狀態圖。

HSMBI DRAM與DDR-n SDRAM

DDR-n SDRAM標準規格包含封裝引腳和定位(package pinout and addressing), HSMBI DRAM晶片可以照樣使用DDR-n SDRAM晶片的封裝,表2列出DDR3 SDRAM與HSMBI DRAM的引腳對應表。記憶體裝置的位址線最多16條,DDR3 SDRAM的DQ對應EBI的D,差動時脈訊號(CK, #CK)對應資資料存取閃控(DASp, DASm)。

HSMBI DRAM僅有2所列出的訊號,然而DDR3 SDRAM還有其它訊號未列出,相較之下,HSMBI DRAM在電路板上的訊號走線更為精簡。HSMBI DRAM沒有Vrefdq, Vrefca,改為存取電路的供應電壓(Vpp),用於存取1T1C DRAM單元(cell)。HSMBI DRAM的位址線和資料線是一種低電壓邏輯訊號(LVLS),差動輸入是一種差動邏輯訊號(DLS),因此Vddq的電壓值能夠與Vdd相同。

2DDR3 SDRAMHSMBI DRAM的引腳對應表。

HSMBI DRAM橋接DDR-n SDRAM

主機端的DDR-n SDRAM控制器在上電後會校準每一SDRAM晶片的DLL頻率和相位,還有匹配片內電阻器的阻抗值。多個晶片共用一對差動時脈訊號會衰減控制器的驅動力。在電腦超頻的教學中,說明安裝一條DIMM模組比插滿DIMM模組更能提高時脈頻率。如果DDR-n SDRAM控制器僅驅動一條DIMM模組,就不能擴充記憶體容量。如果在DIMM模組上使用一控制晶片連接主機端的控制器,然後將SDRAM晶片掛在控制晶片之下,這無異是將控制器的負載轉移到控制晶片,換湯不換藥。

然而,如果是使用高效能的DRAM晶片經由介面橋接電路連接到DDR-n SDRAM控制器,不僅有助於超頻,還可以擴充記憶體容量。2提出一種SDRAM DIMM橋接板的示意圖,HSMBI DRAM或SPMI DRAM經由DIMM橋接晶片連接到DDR-n SDRAM控制器,這樣的方法可以直接使用原先的DDR-n SDRAM介面來存取HSMBI DRAM。

2SDRAM DIMM橋接板。

小結

SPMI的介面速度受限於數位介面電路的切換頻率,因此以HSMBI來提高記憶體裝置的極限速度。HSMBI融合DDR-n SDRAM標準規格和非同步SRAM介面的優勢,在操作流程上像是在對非同步SRAM晶片進行存取,但是又能連續存取。

HSMBI DRAM和SPMI DRAM可以完全使用標準邏輯製程來生產晶片,主要是1T1D DRAM單元的結構是由電晶體和二極體所組成。單從DRAM單元的結構來計算相同容量的DRAM晶片需要佔用多大的晶圓面積是不夠精準的,DRAM晶片的最底層是DRAM單元,DRAM單元的集合是DRAM陣列,DRAM陣列的寫入和讀取需要與之相等數量的感應裝置(例如,差動式感應放大器)。差動式感應放大器屬於類比電路,為了防止電晶體的不匹配(mismatch),它的布局面積並不會很小,並且在DRAM製程中所能使用的金屬層也不多,繞線的面積也隨之增大。雖然1T1C DRAM單元具有很高的集積密度,但是差動式感應放大器和繞線的布局面積能否隨之縮減才是需要被探討的關鍵點,比方說有一非同步DRAM晶片,它的位元寬度為16、位址寬度為10,加上控制線和電源線,接腳墊(pad)的布局面積遠大於DRAM電路,那麼DRAM電路再怎麼縮小也不能縮小DRAM晶片的面積。

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