低功耗訊號鏈應用:選擇SAR還是∑-Δ?

作者 : Padraic O’Reilly,ADI產品應用工程師

本文分析類比前端時序、ADC時序和數位介面時序,並提供分析控制評估(ACE)時序工具的示例,協助系統設計人員和軟體工程師視覺化對測量時序的設定 …

為了滿足測量和監控應用的要求,低功耗系統在降低功耗的同時,還必須為所涉及的時序因素和解決方案保持精度。文中分析了類比前端時序、ADC時序和數位介面時序,並提供分析控制評估(ACE)時序工具的示例,這些工具目的在協助系統設計人員和軟體工程師視覺化對測量時序的影響或設定。

第一部份首先概述兩種主要類型的ADC,主要關注∑-Δ架構。第二部份介紹與SAR ADC架構相關的考慮因素。

「時間就是金錢」——這個古老的名言佳句可以應用於任何領域,但用於現實世界訊號的採樣時,就成為工程學科的支柱。當嘗試降低功耗、實現時序目標並滿足性能要求時,必須考慮測量訊號鏈選擇何種ADC架構類型:∑-Δ還是逐次逼近暫存器(SAR)。一旦選擇了特定架構,系統設計人員便可創建所需的電路以獲得必要的系統性能。此時,設計人員需要考慮其低功耗精密訊號鏈的最重要時序因素。

Figure 1. The signal chain timing considerations.

1:訊號鏈時序考量

高速需求:低功耗訊號鏈選擇SAR還是∑-Δ

我們將重點關注測量頻寬低於10kHz的精密低功耗測量和訊號(例如溫度、壓力和流量),不過本文涉及的很多主題也可應用於頻寬更寬的測量系統。

過去,當探索低功耗系統時,設計人員會選擇∑-Δ ADC來實現對緩慢移動訊號的較高精度測量。SAR被認為更適用於需要轉換較多通道的高速測量,但新型SAR (如 AD4630-24 )正進入傳統上使用∑-Δ ADC的高精度領域,因此以上說法並不是硬性規定。

採樣頻率或輸出資料速率?

SAR轉換器對輸入進行採樣,在已知時間點擷取訊號位準。初始採樣(和保持)階段之後是轉換階段。獲取結果所需的時間很大程度上取決於採樣頻率。

∑-Δ轉換器以調變器頻率進行採樣。調變器會過採樣,採樣速率遠高於輸入訊號的奈奎斯特頻率。額外的頻率跨度使得雜訊可以被轉移到更高頻率。然後,ADC對調變器輸出使用一種稱為「抽取」的處理,透過降低採樣速率來換取更高的精度。其是透過數位低通濾波器完成的,相當於時域中的平均操作。

不同技術擷取轉換結果的方式有所不同,SAR產品文檔使用的概念是採樣頻率(fSAMPLE),而∑-Δ產品的產品手冊使用輸出資料速率(ODR)。當相對於時間詳細討論這些架構時,我們會引導讀者區分二者。

Figure 2. A SAR (ƒSAMPLE) vs. sigma-delta (ODR).

2SAR (ƒSAMPLE)∑-Δ (ODR)的比較

對於在多個通道上執行一次轉換的多工ADC,在所有通道上執行轉換所需的時間(包括建立時間等)稱為吞吐速率。

訊號鏈的第一個時序考慮因素是偏置/激發感測器和訊號鏈上電所需的時間。電壓和電流源需要開啟,感測器需要偏置,啟動時間規格需要考慮。例如,對於參考電壓接腳上的特定負載電容,AD4130-8晶片內參考電壓源的開啟建立時間為280µs。晶片內偏置電壓(可用於激發感測器)具有每nF 3.7µs的啟動時間,但這取決於連接到類比輸入接腳的電容量。

在研究訊號鏈中的上電時間之後,我們需要瞭解與ADC架構相關的時序考量。在本文的下一部份,我們首先將重點介紹超低功耗應用中以∑-Δ ADC為核心的測量訊號鏈,以及與此類ADC相關的重要時序考慮因素。SAR和∑-Δ訊號鏈在影響時序的方面有一些重疊,例如運用技術以使微控制器交互時間最小化,從而實現系統級功耗改進。這些將在後續討論SAR ADC訊號鏈時特別說明。

使用∑-Δ ADC時的訊號鏈時序考量

如果選擇的ADC是∑-Δ型而非SAR型,則需要考慮一組特定的時序因素。查看訊號鏈時,需要探索的主要方面是類比前端時序、ADC時序和數位介面時序,如1所示。

類比前端時序考量

我們將分別探討這三個模組,從類比前端(AFE)開始。AFE可能因設計類型而異,但有一些共同方面適用於大多數電路。

Figure 3. The AFE sigma-delta timing considerations.

3AFE ∑-Δ時序考量

例如ADI的超低功耗∑-Δ ADC——AD4130-8,可在降低功耗的同時實現高性能。該晶片中包含許多關鍵訊號鏈建構模組,例如晶片內參考電壓源、可編程增益放大器(PGA)、多工器、感測器激發電流或感測器偏置電壓等,其中一些特性包括晶片FIFO、智慧通道時序控制器和操作週期控制。

此元件的AFE包括一個晶片內PGA,其使類比輸入電流最小化,從而無需外部放大器來驅動輸入。過採樣之後的數位濾波器確保頻寬主要由數位濾波器控制。AD4130-8提供多個晶片內sinc3和sinc4濾波器,另外還有用於抑制50 Hz和60 Hz雜訊的濾波器。sinc3和sinc4數位濾波器需要外部抗混疊濾波器作為補充。該抗混疊濾波器的作用是限制輸入訊號的頻寬量。這是為了確保雜訊(例如變化率為調變器頻率fMOD的雜訊)不會混疊到通帶和轉換結果中。Figure 4. The AD4130 sigma-delta simplified system blocks.

4AD4130 ∑-Δ簡化系統模組Figure 5. A simulation of combined external and internal filtering.

5:外部和內部組合濾波的模擬

抗混疊濾波器

可以使用更高階的抗混疊濾波器,但通常使用一階、單極點、低通濾波器來滿足要求。濾波器基於對目標訊號的採樣進行設計,方程式1決定濾波器的3dB頻寬:

Equation 1

選擇電容值和電阻值時,較高電阻值更可取,但可能會增加雜訊,而較低電容值存在一個限值,達到該限值之後,接腳電容與外部電容之比就變成相關因素。

根據此電容上可以看到的最大電壓階躍確定電路充電所需的時間非常重要。

Figure 6. A first-order low-pass antialiasing filter.

6:一階低通抗混疊濾波器

電容上的電壓將隨時間變化,變化率為

Equation 2

VC = 某個時間點電容兩端的電壓
t = 時間Figure 7. First-order low-pass filter settling time in response to a 1 V full-scale step change.

7:回應1V滿量程階躍變化的一階低通濾波器建立時間

上電時,階躍大小VS可能等於ADC的整個輸入電壓範圍(±VREF/增益)。

7顯示,經過4個時間常數(𝜏 = R × C)後,訊號已達到0.98 × VS。所需的時間常數數目可透過計算階躍大小VS之比的自然對數來獲得。

Equation 3

NT為需要等待的時間常數數目,在此時間內輸入建立至ADC輸入電壓範圍的1 LSB的一半(VHALF_LSB)以內。上式中的VHALF_LSB可以根據需要的電壓精度代入適當的數值。如果系統設計人員希望解析度在半個LSB內,則對於具有N位元解析度且內部PGA增益為1的雙極性輸入ADC,這將是:

Equation 4

得到實際輸入電壓所需的時間tACQ等於時間常數數目乘以𝜏,𝜏等於RC:

Equation 5

傳統上,當在多工ADC的通道之間切換時,通道之間的大電壓擺幅(一個通道處於負滿量程,下一個通道處於正滿量程)將需要類似的計算。AD4130-8解決此問題的辦法是實現一個低功耗晶片內預充電緩衝器,該緩衝器在切換通道時開啟。這就確保了在最快資料速率時,切換通道後的第一次轉換將能正確進行。該元件還有一個晶片內PGA,其目的是實現完整的共模輸入範圍,這就為系統設計人員提供了更大的餘裕,以因應變化範圍更寬廣的共模電壓。這對於測量訊號很有用,但在最壞情況下,一個通道可能處於負滿量程,而下一個通道可能處於正滿量程。

Figure 8. An isolated AD4130-8 circuit with a low-pass filter shown.

8:具有低通濾波器的隔離式AD4130-8電路

示例:類比前端低通濾波器

8中的示例顯示了一個惠斯通電橋感測器,其–3dB濾波適用於16kHz以下的24位元ADC。

R = 1kΩ,C = 0.01µF,VREF = 2.5V,PGA增益設置為1:

8中的單端濾波器顯示主感測器R = 1kΩ且C = 0.01µF:

Equation 6

8中的差分訊號濾波器顯示主感測器R = 1kΩ且C = 0.1µF。

Equation 7

差分感測器時間常數在單端值中佔主導地位,因此其將決定整個系統的計算:

Equation 8

這是上電時系統設計人員需要為濾波器留出的時間,以便其先在外部建立,再收集樣本。這可以在數位域中透過丟棄樣本來完成,或者可以延遲採樣時刻以顧及充電。

設計濾波器時,電阻和電容值可能與前面顯示的不同。系統設計人員可以使用LTspice將濾波器與AD4130-8一起建模。LTspice還可用於對系統或訊號鏈進行建模,如9所示:透過改變R2來模擬RTD行為。

Figure 9. A simulation of an RTD (R2) circuit in LTspice.

9LTspice中的RTD (R2)電路模擬

ADC時序考慮因素

回想一下輸出資料速率與∑-Δ ADC時序的關係,現在來探討與此類ADC相關的內部時序。

Figure 10. The sigma-delta ADC timing considerations.

圖10:∑-Δ ADC時序考慮因素

此類轉換器使用低解析度(1位元) ADC以高採樣速率將類比訊號數位化。將過採樣技術與雜訊整形和數位濾波結合使用,可以提高有效解析度。

透過SPI介面寫入數位暫存器,使用者可以控制AD4130-8的過採樣和抽取率。調變器採樣速率(fMOD)是固定的。FS值實質上改變了數位濾波器得出結果所使用的樣本數(對於AD4130-8,增量為16)。FS單字的變化會改變每個ADC結果的過採樣調變時脈週期數。Figure 11. Decimation.

11:取樣

取樣會降低ADC輸出的有效採樣速率,從而實現更高的精度。取樣可以被視為一種去除過採樣過程引入的安全備用訊號資訊的方法。使用的取樣越多(數位濾波器計算中包含的樣本越多),所述數位濾波器實現的精度越高,但輸出資料速率會越慢。

Equation 9

其中:

fADC 為輸出資料速率
fMOD 為主時脈頻率
FS為用於控制抽取率的乘數

濾波器延遲

當多個通道啟用時,產品手冊中的輸出資料速率或ODR (fADC)與資料吞吐速率之間的聯繫更加複雜。這是因為切換通道時數位濾波器存在延遲。數位濾波器建立所需的時間取決於sinc濾波器類型。12顯示,sinc3濾波器的第一次轉換需要三個轉換週期,直至達到類比輸入的數位等效值。sinc4濾波器的第一次轉換需要四個轉換週期。tSETTLE是考慮多工器切換的用戶可編程建立時間。濾波器階數越高,雜訊越低,但缺點是濾波器建立所需的轉換週期數會越多。

Figure 12. Filter latency.

12:濾波器延遲

數位介面時序考量

為了協助理解AD4130等∑-Δ ADC的數位介面時序,ADI軟體工具ACE提供了一個模型。時序工具是 ACE軟體中整合的多個軟體工具的一部份。我們可以透過時序控制器時序圖和FIFO時序圖有助於理解這些配置。

Figure 13. AFE sigma-delta digital interface timing considerations.

13AFE ∑-Δ數位介面時序考慮因素

AD4130-8時序控制器允許不同的輸入通道具有不同的數位濾波器和建立配置以及時序。時序工具簡化了資料何時可以讀取的計算過程。

當啟用多個通道時,使用者不應錯誤地讀取已建立的通道ODR並除以致能的通道數來計算吞吐速率,因為這沒有考慮數位濾波器延遲。計算吞吐速率(有效ODR與產品手冊ODR)時,應考慮濾波器延遲。當致能多個通道時,需要計算初始建立時間(tSETTLE)以及內部轉換週期數(t1st_CONV_IDEAL),如14所示。

Figure 14. The first conversion output data rate including filter latency.

14:包括濾波器延遲的第一次轉換的輸出資料速率

如果所有通道都具有相同的濾波器和建立配置,並且任何通道上都沒有重複轉換,則系統的吞吐速率為:

Equation 10

其中

CHs = 啟用通道數
t1ST_CNV_IDEAL = 包括濾波器延遲的轉換時間
tSETTLE = 數位控制的時序參數,可以延長,但有一個最小可編程時間以顧及多工器的建立

吞吐速率可以透過1CNV_ODR時間的總和來計算,該時間總和就是14中綠色方塊之間的時間。

Equation 11

示例:壓力感測器訊號鏈時序

Figure 15. A simplified pressure sensor system block diagram.

15 簡化的壓力感測器系統架構圖

假設要設計一個系統,其有多個壓力感測器(以15中的壓力感測器為代表),並伴隨一個溫度感測器:

問題 A:系統中相對於每個AD4130-8可以佈署多少個壓力感測器?
問題 B:如果壓力感測器的電壓輸出範圍為3mV/V,那麼預期解析度是多少?
問題 C:如果工廠中的一條生產線需要至少14位元的有效解析度來滿足系統的動態範圍需求,那麼該系統由多少個負載單元構成?

A部份

第1步:選擇增益

AVDD = 1.8 VREFIN+ REFIN– = 1.8 V

3 mV/V負載單元的1.8V激發將導致每個負載單元的最大輸出為5.4mV。

PGA的最大增益 = 128。

ADC輸入端的電壓為5.4 mV × 128 = 0.7 V,完全在1.8 V範圍內。128倍的PGA增益是要使用的正確增益。

第2步:選擇FS值

我們希望選擇sinc3濾波器和FS = 1支援的最快設定。

Figure 16. Calculating the sum of t1CNV_ODR using the timing tool.

16:使用時序工具計算t1CNV_ODR的總和

第3步:使用一個通道的吞吐速率來計算系統中的通道數

1CNV_ODR = (1/1.667 ms) 600 SPS.

吞吐速率 = 600 SPS/Nch。

1CNV_ODR = 具有相同配置且無重複轉換的多通道系統中單個通道的吞吐速率。

可用60 SPS的採樣速率對10個通道進行採樣。

答案A:每個系統有九個荷重元。

第4步:使用產品手冊的有效解析度表格

還要注意一點,當查看雜訊和有效解析度表格時,計算須基於FS濾波器值,而不是吞吐速率。此處列出的ODR是單個已建立通道的ODR。

Figure 17. FS word vs. gain.

17FS字與增益的關係

解讀產品手冊時,系統設計人員需要小心。當致能多個通道時,吞吐速率(單位為SPS)會降低。需要注意的是,讀者可能會錯誤地解讀產品手冊中的解析度表格,認為可以實現更高的解析度。對於已建立通道的ODR,為了實現更高的精度,FS的變化會導致過採樣和取樣增加,從而減慢系統速度。在致能多個通道的情況下,讀取每個ADC通道的速度(SPS,即吞吐速率)下降是由於對多個通道進行採樣所致,而不是過採樣增加所致。因此,解析度不會增加。Figure 18. A resolution vs. gain data sheet table.

18:解析度與增益關係的產品手冊表格

B部份

如果查看產品手冊中的表格,我們會看到,對於FS = 1且增益 = 128,有效解析度為11.7位元。

答案B:11.7位元。

C部份

為了求解C,我們需要回退到A部份中的幾個步驟:

第2步:選擇FS值

這一次,我們根據解析度要求選擇FS值。為了實現14位元的有效解析度,應選擇FS = 3。

第3步:使用一個通道的吞吐速率來計算系統中的通道數

Figure 19. Using the timing tool to change the filter type and FS value and read the output data rate of the first conversion that includes filter latency.

圖19:使用時序工具更改濾波器類型和FS值,並讀取包括濾波器延遲的第一次轉換的輸出資料速率。

我們可以使用時序AFM來實現所需的解析度(1/4.167 μs)。

240 SPS/Nch = 吞吐速率。

在該資料速率下,我們可以使用四個通道。

答案C:三個通道。

工作週期控制

有些系統的吞吐速率較低而輸出資料速率較高,例如健康監護裝置,主機控制器在大部份時間將系統置於待機模式,僅定期轉換。AD4130-8提供操作週期控制,用戶可以連續轉換,元件以3/4或15/16的操作週期進入待機模式,以1/4或1/16的操作週期進行轉換。活動時間和待機時間與用戶選擇的設定有關。

Figure 20. Duty cycling.

20:操作週期控制

AD4130-8還有一個SYNC接腳,允許用戶確定性地控制預選數量的通道上何時發生轉換。該元件還可以配置為在低電流待機模式下工作,啟動轉換序列,離開低電流狀態,在多個通道上進行轉換,當轉換完成時返回待機模式。

示例:啟用工作週期控制

採用與之前的壓力感測器訊號鏈示例相同的設定,吞吐速率 = 600 SPS/Nch,致能兩個通道,ODR變為300 SPS,而在3V電源下,平均電流將為28.7µA (見21 )。

Figure 21. The throughput time and current before enabling duty cycling.

21:實現操作週期控制之前的吞吐時間和電流

致能1/16的操作週期後,吞吐速率變為24.489SPS,而該期間的平均電流變為4.088µA(40.834ms;見22)。

Figure 22. The throughput time and current after enabling duty cycling.

22:啟動操作週期控制之後的吞吐時間和電流

FIFO

AD4130-8包括一個晶片FIFO,可以緩衝轉換結果,讓微控制器或主機控制器有機會在等待轉換時進入低功耗狀態,進而降低系統功耗。這裡的最大時序考量是確保主機在連續轉換的同時,能以夠快的速度回讀FIFO,以避免錯過轉換。

當收集到指定數量的樣本(也稱為浮水印)時,用戶可以定期讀取FIFO。當達到所需的樣本數量時,中斷可用,主機回讀FIFO。需要清空FIFO才能清除中斷。用戶有一個預定義的時間段來從FIFO中回讀數據。使用的SCLK頻率將決定使用者可以讀取多少資料而不會錯過轉換。

透過ACE軟體時序工具,使用者可以在設計系統時改變SCLK頻率,或使用閘控時脈來通知使用者何時需要降低浮水印級別。例如,FIFO回讀。

以最大ODR為2400 kSPS的連續單通道測量為例,如果浮水印級別設定為256,並且我們嘗試回讀,那麼我們有729.2 µs的時間來回讀FIFO而不會錯過任何轉換。使用者需要回讀4112位元。該工具通知用戶,為了回讀FIFO並且不錯過轉換,主機SPI時脈頻率須為5.64 MHz。這超出了元件的最大規格5 MHz,會出現錯誤,使用者可以修改浮水印以避免背離規格。

Figure 23. The AD4130-8 ACE software FIFO readback window and alert.

23AD4130-8 ACE軟體FIFO回讀視窗和警報

圖24:∑-Δ小結

使用∑-Δ ADC存在很多權衡、時序因素和特性需要考慮。本文的第二部份將研究SAR ADC技術,以及影響SAR ADC系統中的時序的因素和特性。

活動簡介
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