為高性能影像感測器供電
作者 : Majid Dadafshar，onsemi首席現場應用工程師
CMOS影像感測器的電源佈局顯著影響解析度、影格率(frame rate)等性能。本文討論針對CMOS影像感測器應用設計電源配置時的重要考量。
CMOS影像感測器的電源佈局顯著影響解析度、影格率(frame rate)等性能。本文討論針對CMOS影像感測器應用設計電源配置時的重要考量。
CMOS影像感測器的內部結構
典型的CMOS成像系統包含主動畫素彩色陣列、類比訊號處理電路、類比數位轉換器(ADC)以及用於控制介面、計時和資料讀取的數位部份。陣列的填充因數是感光部份相對於感測器總尺寸的百分比。光探測器是一種光敏感測器，用於擷取可見光子並將其轉換為電流(fA級)。解析度用於量化CMOS影像感測器中的總畫素陣列數，例如，200萬畫素感測器陣列是1600列和1200行。但是，陣列中的畫素並非都是主動式的(用於光檢測)，其中有些(在光學上是黑色的)畫素用於黑平衡和雜訊校正。
圖1：典型的CMOS影像感測器模組。
現有多種不同的畫素電晶體設計，包括三電晶體(3T)、四電晶體(4T)和五電晶體(5T)佈局版本。在4T佈局中，光電二極體將接收到的可見光子轉換為電荷。每個電壓一次讀取一行並放入柱狀電容器(C)中。然後使用解碼器和多工器進行讀取。
圖2：四電晶體畫素設計。
影格率用於量化影像處理陣列擷取完整影像的速度，一般為30-120fps。影格率受快門速度影響，後者控制影像感測器收集光線的時間。可編程式時間間隔——也稱為「暗期」(dark period)，在讀取最後一行之後執行其他任務時，此間隔也會影響影格率，約為讀取速率的75%。影格是按順序逐行讀取的；最後，緩衝器將整個影格儲存為完整影像。
電源設計考量
CMOS影像感測器一般使用三個不同的供電軌，分別是類比供電軌(2.8V AVDD)、介面供電軌(1.8或2.8V DOVDD)和數位供電軌(1.2或1.8V DVDD)。低壓降(LDO)穩壓器的輸入接腳上有一個大旁路電容，可以穩定電源，協助減少電壓波動，從而改善影像感測器的雜訊性能。電源抑制比(PSRR)衡量LDO抑制電源紋波引起的輸入電壓變化，或者阻斷由其他開關穩壓器導致雜訊的能力。具有低PSRR的LDO可能導致擷取的影像中出現不必要的水平紋波。在針對此應用設計具有足夠高PSRR的LDO之前，可計算特定影格率所需的感測器逐行頻率。
圖3：LDO執行穩壓。
LDO內部的反饋迴路基本決定了工作頻率低於100kHz的系統的PSRR。對於更高頻率(高於100kHz)應用，仍取決於被動元件和PCB佈局。因此，謹慎的PCB設計可以實現緊湊的電流迴路，並降低寄生電感。普通LDO在高頻率下PSRR較低。雖然這對標準攝影頭來說不是問題，但更高解析度(50−200MP)和高影格率的影像感測器要求LDO在更低頻率(最高10kHz)下的PSRR高於90dB，在更高頻率(1−3MHz)下高於45dB。
設計技巧
影格率(30−120fps)和每行速率(22−44kHz)會產生動態負載，在類比供電軌上引起欠衝和過衝。在每次影格或行轉換時，獲取的電流類似於階躍負載，意味著在每次讀取影格和行(或之間)時，LDO必須能夠處理數百毫安培(mA)級的負載變化。大容量電容(在行和影格頻率下具有低阻抗)可以幫助攝影頭去耦，以減少這種負載切換引起的紋波。
影像感測器的每個畫素都有電荷飽和級(或最大阱容)，這是在達到飽和之前畫素能留存的電荷量(以電子為單位)。影像感測器的動態範圍(以dB表示)是能同時擷取影像最亮和最暗部份的比率。LDO輸出端的低頻譜雜訊密度(在10Hz至1MHz之間)也有助於減少傳輸至CMOS影像感測器的雜訊量，使畫素實現更大的動態範圍。最後，總體紋波和雜訊應至少低於感測器的雜訊閾值40dB，在資料手冊中通常表示為訊號雜訊比(SNR)。
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