UCIe為何成為Chiplet設計的首選標準？
作者 : UCIe
Chiplet技術將SoC元件分開製造，再封裝到一起，則可以降低成本、減少浪費，並大幅改善可靠性。
傳統的SoC變得太大且成本過高，無法透過先進設計進行生產，良率風險也隨之攀升。而小晶片(Chiplet)技術將SoC元件分開製造，再封裝到一起，則可以降低成本、減少浪費，並大幅改善可靠性。
為了因應Chiplet設計中所面臨的挑戰，業界出現了幾種不同的標準。但是Universal Chiplet Interconnect Express (UCIe)是唯一具有完整磊晶之間介面堆疊的標準，其他標準大多僅關注在特定層，而無法為協議堆疊提供完整磊晶間介面的全面規範。而且UCIe支援2D、2.5D和橋接封裝，預計未來還會支援3D封裝。
UCIe不僅能滿足大部份每接腳8Gbps至16Gbps的設計，還能滿足從網路到超大規模資料中心等高頻寬應用中每接腳32Gbps的設計；換言之，該標準將滿足當前和未來的頻寬發展。UCIe有兩種不同的封裝類型：
- 用於先進封裝的UCIe，如矽襯墊、矽橋或再分配層(RDL)扇出；
- 用於標準封裝的UCIe，如有機襯底或層壓板。
UCIe堆疊本身擁有三層：
最上端的協定層透過基於流量控制單元(FLIT)的協定實現，確保最大效率和降低延遲，支援最流行的協定，包括PCI Express (PCIe)、Compute Express Link (CXL)和/或使用者定義的串流協定。
第二層用於對協議進行仲裁與協商，以及透過磊晶間配接器進行連接管理。基於迴圈冗餘檢查(CRC)和重試機制，該層還包括可選的錯誤糾正功能。
第三層為實體層(PHY)，規定了與封裝介質的電氣介面，是電氣類比前端(AFE)、發射器和接收器以及邊帶通道允許兩個磊晶之間進行參數交換與協商的層級。邏輯PHY實現了連接初始化、訓練和校準演算法，以及測試和修復功能。
本文原刊登於EDN China網站，Echo編譯
加入LINE@，最新消息一手掌握！
