高速記憶體匯流排介面—基礎篇
作者 : 湯朝景，憶闊科技
高速記憶體匯流排介面(HSMBI)是以EBI的存取控制流程為基礎，引入差動訊號的技術，改變對隨機存取記憶體的寫入控制和讀取控制，使其能夠執行隨機存取或叢發存取(burst access)...
現今DRAM的操作介面以DDR-n SDRAM標準規格為主，並以此標準規格延伸出系統封裝的高頻寬記憶體(HBM)介面。然而，在此首先提出高頻寬的記憶體不一定是一種能夠達到高速存取的記憶體，比如在一組100MHz的外部匯流排介面(EBI)上掛上一組RS-232通訊介面，其最高的速度受限於RS-232的鮑率(baud rate)。
高速記憶體匯流排介面之基礎
在MCU/MPU產業中耳熟能詳的EBI，最早搭配非同步SRAM完成高速執行與資料快取，它完美具備高速存取的能力和極為簡單的存取控制。在定址空間增加後，位址匯流排可以先發送列位址(row address)，後發送行位址(column address)，並且提高介面的頻寬來補償分次傳送的時間，這樣的操作時序被定義成軟體代理記憶體介面(SPMI)，例如SPMI DRAM。
介面的頻寬要如何提高是最棘手的問題，EBI是純數位訊號的介面，能夠在匯流排介面上完整傳輸數位訊號的最高頻率通常是200MHz，一般的產品規格落在100MHz。
高速記憶體匯流排介面之定義
高速記憶體匯流排介面(high-speed memory bus interface；HSMBI)是以EBI的存取控制流程為基礎，引入差動訊號的技術，改變對隨機存取記憶體的寫入控制和讀取控制，使其能夠執行隨機存取或叢發存取(burst access)。
EBI的存取控制流程比較適合非同步SRAM或內含暫存器的記憶體，對於寫入時間和讀取時間不對等的DRAM裝置，就會降低匯流排的使用效率。差動訊號在DDR-n SDRAM標準規格是必備的技術，甚至需要一組差動時脈訊號。然而，對於HSMBI則是需要一種特別的差動訊號，它能夠動態改變輸出訊號的型別(type)，否則無法減少存取控制流程的佔用時間，甚至仍然需要一組差動時脈訊號。既然HSMBI的基礎是EBI，在介面電路的設計上也同樣被期待使用純數位訊號的介面，降低GPIO的電壓，與核心電壓相同，是第一個要克服的問題點。不過，這也是HSMBI在定義中引入差動訊號的原因。
HSMBI在寫入控制和讀取控制的最佳化是經由差動的控制訊號對主機端與記憶體裝置端實施資料輸出和資料輸入的時序控制。當主機向裝置執行資料寫入時，資料的傳輸會在同一責任周期內完成，這樣的操作與EBI的寫入時序相同。當主機向裝置執行資料讀取時，則不同於EBI的讀取時序，主機的命令在介面上會發生第一延遲時間，記憶體裝置的內部讀取會發生第二延遲時間，記憶體裝置的資料輸出會發生第三延遲時間，HSMBI會將這些延遲時間經由時序控制來縮減讀取命令的操作時間。
HSMBI在裝置端的差動訊號分為晶片致能(CEm, CEp)、輸出致能(OEm, OEp)、寫入致能(WEm, WEp)，這三對差動訊號分別對應EBI的CE、OE與 WE。HSMBI獨有的差動訊號是資料存取閃控(DASm, DASp; data access strobe)，用於控制主機端與記憶體裝置端的資料輸出和資料輸入，經由操作資料存取閃控的時序，並且動態改變輸出訊號的型別，使得HSMBI不需要差動時脈訊號。
高速記憶體匯流排介面之裝置掛載
EBI的裝置端可以並聯式掛載，用於大量減少晶片的接腳數，但是當GPIO的驅動力不足時，就需要降低傳輸速度。HSMBI的差動電路可以在主機端與裝置端之間經由CMOS邏輯準位來傳輸控制訊號和資料，因此可以延續EBI的這一特性。
HSMBI的操作速度受制於差動訊號的接收端，例如採用史密特觸發器的電路架構，它的觸發電壓和磁滯曲線限制發送端的脈波寬度和責任周期。如果發送端的時脈產生較小的斜率，接收端的觸發電壓又比較高，則介面速度就會降低。
小結
2021年4月與美光創投(Micron Ventures)聯絡，他們回饋想多了解一些高效率DRAM存取技術，因為DRAM裝置經由觸發器的感應裝置達到高速讀取，這不是使用差動感應放大器的DRAM裝置可以達成的。
EBI的操作時序可以用於低潛時的隨機存取記憶體，但是GPIO的速度不夠快，因此HSMBI是將差動訊號的優勢與EBI的時序進行結合，以較低的介面傳輸速度（相對於DDR-n SDRAM標準規格）達到高效率的資料存取，HSMBI的裝置在連接上可以使用點對點的方式，也可以並聯。
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