為隔離式精密高速DAQ計算採樣時脈抖動
作者 : Lloben Paculanan & John Neeko Garlitos
為實現高交流性能，如訊號雜訊(SNR)，系統設計人員必須考慮採樣時脈訊號或控制ADC中採樣保持(S&H)切換的轉換啟動訊號抖動所帶來的誤差。隨著目標訊號和採樣速率的增加，控制採樣保持切換的訊號抖動會成為主要誤差源。
出於穩固性、安全性、高共模電壓考量，或為了消除可在測量中帶來誤差的接地迴路，許多資料擷取(DAQ)應用都需要隔離DAQ訊號鏈路徑。然而，為實現高交流性能，如訊號雜訊(SNR)，系統設計人員必須考慮採樣時脈訊號或控制ADC中採樣保持(S&H)切換的轉換啟動訊號抖動所帶來的誤差。隨著目標訊號和採樣速率的增加，控制採樣保持切換的訊號抖動會成為主要誤差源。
當DAQ訊號鏈被隔離之後，控制採樣保持切換的訊號一般來自進行多通道同步採樣的背板。系統設計人員選擇低抖動數位隔離器非常重要，以使進入ADC的採樣保持切換的控制訊號具有低抖動。精密高速ADC應首選使用LVDS介面格式，以滿足高資料速率要求。其還會對DAQ電源層和接地層帶來極小的干擾。
本文說明如何解讀ADI的LVDS數位隔離器的抖動規格參數，以及與精密高速產品(例如ADAQ23875 DAQ µModule解決方案)介面時，哪些規格參數比較重要。這些指導說明也適用於其他帶有LVDS介面的精密高速ADC。在介紹與ADN4654 Gigabit LVDS隔離器配合使用的ADAQ23875時，也將說明計算對SNR預期影響採用的方法。
抖動如何影響採樣過程
通常，時脈源在時域中存在抖動。在設計DAQ系統時，瞭解時脈源中包含多少抖動是非常重要的。
圖1展示非理想型振盪器的典型輸出頻譜，在1Hz頻寬時雜訊功率與頻率成函數關係。相位雜訊的定義為指定頻率偏移fm下1Hz頻寬內的雜訊與基波頻率fo下振盪器訊號幅度的比率。
圖1：受相位雜訊影響的振盪器功率頻譜。
採樣過程是採樣時脈與類比輸入訊號的乘法。這種時域中的乘法相當於頻域中的卷積。所以，在ADC轉換期間，ADC採樣時脈的頻譜與純正弦波輸入訊號卷積，使得採樣時脈或相位雜訊上的抖動出現在ADC輸出資料的FFT頻譜中，具體如圖2所示。
圖2：具有相位雜訊採樣時脈對理想正弦波採樣的影響。
隔離式精密高速DAQ應用
多相功率分析儀就是一個隔離式精密高速DAQ應用示例。圖3顯示典型的系統架構，其中通道與通道之間隔離，透過共用背板用於與系統計算或控制器模組通訊。在本示例中，我們選擇ADAQ23875精密高速DAQ解決方案，因為其尺寸小，所以能夠在狹小空間內輕鬆安裝多個隔離DAQ通道，從而可以減輕現場測試應用中移動儀器的重量。使用LVDS Gigabit隔離器(ADN4654)將DAQ通道與主機殼背板隔離。
透過隔離每個DAQ通道，可以在不損壞輸入電路的情況下，將每個通道直接連接至具有不同共模電壓的感測器。每個隔離DAQ通道的接地追蹤具有一定電壓偏移的共模電壓。如果DAQ訊號鏈能夠追蹤與感測器相關的共模電壓，就無需使用輸入訊號處理電路來支援較大的輸入共模電壓，並消除對下游電路來說較高的共模電壓。這種隔離還可帶來安全性，並消除可能會影響測量精度的接地迴路。
在功率分析儀應用中，在所有DAQ通道中實現採樣事件同步非常重要，因為與採樣電壓相關的時域資訊不匹配會影響後續計算和分析。為了在通道間同步採樣事件，ADC採樣時脈透過LVDS隔離器從背板發出。
在圖3所示的隔離式DAQ架構中，以下這些抖動誤差源會增加控制ADC中採樣保持切換的採樣時脈上的總抖動。
參考時脈抖動：採樣時脈抖動的第一來源是參考時脈。該參考時脈透過背板傳輸至每個隔離式精密高速DAQ模組和其他插入背板的測量模組。該時脈用作FPGA的時序參考；所以，FPGA中的所有事件、數位模組、PLL等的時序精度都取決於參考時脈的精度。在沒有背板的某些應用中，使用板載時脈振盪器作為參考時脈源。
FPGA抖動：採樣時脈抖動的第二來源是FPGA帶來的抖動。注意，FPGA中包含一條觸發-執行路徑，並且FPGA中PLL和其他資料模組的抖動規格都會影響系統的整體抖動性能。
LVDS隔離器抖動：採樣時脈抖動的第三來源是LVDS隔離器。LVDS隔離器產生附加相位抖動，會影響系統的整體抖動性能。
ADC的孔徑抖動：採樣時脈抖動的第四來源是ADC的孔徑抖動。這是ADC本身固有的特性。
圖3：通道與通道之間的隔離DAQ架構。
有些參考時脈和FPGA抖動規格基於相位雜訊給出。要計算對採樣時脈的抖動貢獻，需要將頻域中的相位雜訊規格轉化為時域中的抖動規格。
根據相位雜訊計算抖動
相位雜訊曲線有些類似於放大器的輸入電壓雜訊頻譜密度。與放大器電壓雜訊一樣，最好在振盪器中使用1/f低轉折頻率。振盪器通常用相位雜訊來描述性能，但為了將相位雜訊與ADC的性能關聯起來，必須將相位雜訊轉換為抖動。為將圖4中的圖與現代ADC應用關聯起來，選擇100MHz的振盪器頻率(採樣頻率)以便於討論，典型曲線如圖4所示。請注意，相位雜訊曲線由多條線段擬合而成，各線段的端點由資料點定義。
圖4：根據相位雜訊計算抖動。
計算等量rms抖動時，第一步是獲取目標頻率範圍中的積分相位雜訊功率，即曲線區域A。該曲線被分為多個獨立區域(A1、A2、A3和A4)，每個區域由兩個資料點定義。假設振盪器與ADC輸入端之間無濾波，則積分頻率範圍的上限應為採樣頻率的2倍，這近似於ADC採樣時脈輸入的頻寬。積分頻率範圍下限的選擇也需要一定的斟酌。
理論上，它應盡可能低，以便獲得真實的rms抖動。但實際上，製造商一般不會提供偏移頻率小於10Hz時的振盪器特性，不過這在計算中已經能夠得出足夠精度的結果。多數情況下，如果提供了100Hz的特性，則選擇100Hz作為積分頻率下限是合理的。否則，可以使用1kHz或10kHz資料點。還應考慮，近載波相位雜訊會影響系統的頻譜解析度，而寬頻雜訊則會影響整體系統訊號雜訊。最明智的方法或許是對各區域分別積分，並檢查各區域的抖動貢獻幅度。如果使用晶體振盪器，則低頻貢獻與寬頻貢獻相比，可能可以忽略不計。其它類型的振盪器在低頻區域可能具有相當大的抖動貢獻，必須確定其對整體系統頻率解析度的重要性。各區域的積分產生個別功率比，然後將各功率比相加，並轉換回dBc。已知積分相位雜訊功率後，便可透過下式計算rms相位抖動(單位為弧度)：
以上結果除以2πf0，便可將用弧度表示的抖動0轉換為用秒表示的抖動：
量化參考時脈抖動
高性能DAQ系統中使用的參考時脈源一般為晶體振盪器，與其他時脈源相比，其可提供更卓越的抖動性能。
我們一般使用表1所示的示例在產品手冊中定義晶體振盪器的抖動規格。在量化參考時脈的抖動貢獻時，相位抖動是最重要的規格指標。相位抖動通常定義為邊緣位置相對於平均邊緣位置的偏差。
表1：產品手冊中提供的晶體振盪器抖動規格示例。
另一方面，有一些晶體振盪器指定相位雜訊性能，而不是指定抖動。如果振盪器產品手冊定義了相位雜訊性能，可以將雜訊值轉化為抖動，如「根據相位雜訊計算抖動」部分所述。
量化來自FPGA的抖動
FPGA中參考時脈的主要作用是提供觸發訊號，以啟動FPGA中設定的不同並行事件。換句話說，參考時脈協調FPGA中的所有事件。為了提供更好的時間解析度，參考時脈通常被傳遞到FPGA中的PLL，以增大其頻率，因此，可能出現短時間隔事件。此外，需注意FPGA中包含一條觸發-執行路徑，其中，參考時脈被傳遞至時脈緩衝器、計數器、邏輯閘等。處理抖動敏感型重複事件(例如，透過隔離將LVDS轉化-開始訊號提供給ADC)時，需要量化來自FPGA的抖動貢獻，以合理預估整體系統抖動對高速資料擷取性能的影響。
FPGA的抖動性能通常在FPGA產品手冊中提供。也會在大部份FPGA軟體工具的靜態時序分析(STA)中提供，如圖5所示。時序分析工具可以計算資料路徑源和目的地的時脈不確定性，並將它們組合以獲得總時脈不確定性。為了自動在STA中計算參考時脈抖動量，必須在FPGA專案中將其增加為輸入抖動約束。
圖5：靜態時序分析(STA)示例視圖。
量化數位隔離產生的抖動
查看抖動的最基本方法是以差分探針來測量LVDS訊號對，並且升緣和降緣上均要觸發，示波器設定為無限持續。表示高至低和低至高的躍遷會相互曡加，因此可以測量交越點。交越寬度對應於峰對峰值抖動或截至目前所測得的時間間隔誤差(TIE)。比較圖6和圖7所示的眼圖和長條圖。有一些抖動是隨機來源(例如熱雜訊)所導致，此隨機抖動(RJ)表示示波器上所看到的峰對峰值抖動會受到執行時間的限制(隨著執行時間增加，長條圖上的尾巴會升高)。
圖6：ADN4651的眼圖。
圖7：ADN4651的眼圖長條圖。
相較之下，確定性抖動(DJ)的來源是有界限的，例如脈衝偏斜所導致的抖動、資料相關抖動(DDJ)和符碼間干擾(ISI)。脈衝偏斜源於高至低與低至高傳輸延遲之間的差異。這可以透過偏移交越實現視覺化，即在0V時，兩個邊緣分開(很容易透過圖7中長條圖內的分隔看出來)。DDJ源於不同工作頻率時的傳輸延遲差異，而ISI源於前一躍遷頻率對目前躍遷的影響(例如，邊緣時序在一連串的1s或0s與1010模式碼之後通常會有所不同)。
圖8：總抖動貢獻來源。
圖8顯示如何充份估算特定誤碼率下的總抖動(TJ@BER)。可以根據模型與測量所得的TIE分配之間的擬合狀態來計算隨機抖動和確定性抖動。此類模型中的一種是雙狄拉克模型，它假設高斯隨機分佈與雙狄拉克δ函數卷積(兩個狄拉克δ函數之間的分隔距離對應於確定性抖動)。對於具有明顯確定性抖動的TIE分佈而言，該分佈在視覺上近似於此模型。有一個難點是某些確定性抖動會對高斯分量帶來影響，亦即雙狄拉克函數可能低估確定性抖動，高估隨機抖動。然而，兩者結合仍能精準估計特定誤碼率下的總抖動。
隨機抖動規定為高斯分佈模型中的1σ rms值，若要推斷更長的運行長度（低BER），只需選擇適當的多σ，使其沿著分佈的尾端移動足夠長的距離（例如，1×10-12位元錯誤需要14σ）即可。接著加入DJ以提供TJ@BER的估計值。對於訊號鏈中的多個元件，與其增加會導致高估抖動的多個TJ值，不如將RJ值進行幾何加總，將DJ值進行代數加總，這樣將能針對完整的訊號鏈提供更為合理的完整TJ@BER估計。
ADN4654的RJ、DJ和TJ@BER全都是分別指定的，依據多個單元的統計分析提供各自的最大值，藉以確保這些抖動值在電源、溫度和製程變化範圍內都能維持。
圖9顯示ADN4654 LVDS隔離器的抖動規格示例。對於隔離式DAQ訊號鏈，附加相位抖動是最重要的抖動規格。附加相位抖動與其他抖動源一起使ADC孔徑抖動增加，從而導致採樣時間不準確。
圖9：ADN4654抖動規格。
量化ADC的孔徑抖動
孔徑抖動是ADC的固有特性。這是由孔徑延遲中的樣本間變化引起的，與採樣事件中的誤差電壓對應。在開關斷開的時刻，這種樣本間變化稱為「孔徑不確定性」或「孔徑抖動」，通常用均方根皮秒(ps rms)來衡量。
在ADC中，如圖10和圖11所示，孔徑延遲時間以轉換器輸入作為基準；應考慮透過輸入緩衝器的類比傳輸延遲ta的影響；以及透過切換驅動器的數位延遲tdd的影響。以ADC輸入為基準，孔徑時間ta‘定義為前端緩衝器的類比傳輸延遲tda與切換驅動器數位延遲tdd的時間差加上孔徑時間的一半ta/2。
圖10：ADC的採樣保持輸入級。
圖11：採樣保持波形和定義。
以ADAQ23875為例，孔徑抖動僅約0.25psRMS，如圖12所示。此規格透過設計保證，但未經測試。
圖12：ADAQ23875孔徑抖動。
整體採樣時脈抖動
量化圖3所示的四大模組各自的抖動貢獻之後，可以取四個抖動源的和方根(RSS)來計算控制採樣保持切換的訊號(或時脈)的整體抖動性能。
另一方面，如果使用了STA，則簡化的時脈抖動計算公式為：
採樣時脈抖動對SNR的影響
對控制採樣保持切換的訊號的整體抖動進行量化之後，現在可以量化抖動對DAQ訊號鏈的SNR性能的影響程度。圖13顯示採樣時脈上的抖動所造成的誤差。
圖13：採樣時脈抖動造成的影響。
透過下面的簡單分析，可以預測採樣時脈抖動對理想ADC的SNR的影響。
假設輸入訊號由下式提供：
該訊號的變化速率由下式提供：
將幅度2πfVO除以√2可以獲得dv/dt的rms。現在令ΔVrms = rms電壓誤差，Δt = rms孔徑抖動tj，並代入這些值
：
求解ΔVrms：
滿量程輸入正弦波的rms值為VO/√2。因此，rms訊號與rms雜訊的比值(用dB表示)由頻率提供：
該公式假設ADC具有無限的解析度，孔徑抖動是決定SNR的唯一因素。圖14提供了該公式的圖形，其說明孔徑和採樣時脈抖動對SNR和ENOB有嚴重影響，特別是當輸入/輸出較高時。
圖14：抖動引起的資料轉換器理論SNR和ENOB與滿量程正弦波輸入頻率的關係。
ADAQ23875和ADN4654採樣時脈抖動理想SNR計算
ADAQ23875的孔徑抖動(典型值)為250fs rms，ADN4654的附加相位抖動為387fs rms (fOUT = 1MHz)。在這種情況下，我們暫且不考慮參考時脈和FPGA的抖動貢獻。
現在，根據ADC和隔離器的抖動規格，可以使用以下公式計算總rms抖動：
圖14和圖15顯示計算得出的隔離式精密高速DAQ系統的最大SNR和ENOB性能。SNR和ENOB隨輸入頻率降低，與圖13中所示的SNR理論圖一致。
圖15：針對ADAQ23875和ADN4654計算得出的SNR的最大值。
圖16：針對ADAQ23875和ADN4654計算得出的ENOB的最大值。
結論
控制ADC中採樣保持切換的訊號(或時脈)中的抖動會影響精密高速DAQ訊號鏈的SNR性能。在選擇組成時脈訊號鏈的各個零件時，瞭解會使總抖動增加的各種誤差源非常重要。
當應用需要將DAQ訊號鏈與背板隔離時，選擇低附加抖動數位隔離器是保持卓越的SNR性能的關鍵。ADI提供低抖動LVDS隔離器，可協助系統設計人員在隔離訊號鏈架構中實現高SNR性能。
參考時脈是採樣時脈抖動的第一來源，所以需使用低抖動參考時脈以實現隔離高速DAQ的卓越性能。此外，還需確保FPGA和參考時脈之間路徑的訊號完整性，避免路徑本身帶來額外誤差。
本文作者：
Lloben Paculanan，ADI應用開發工程師
John Neeko Garlitos，ADI產品應用工程師
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