多分支時脈樹的抖動分析和最小化

作者 : Mark Patrick,貿澤電子EMEA技術行銷經理

時脈訊號的抖動是電子電路中時序問題的主要原因,這其中有幾個來源。本文分析時脈樹中抖動的類型和來源,並討論良好的設計實踐和嚴格的元件選擇相結合如何有助於減少抖動的影響...

為了使大多數電子元裝置正常運行,提供準確的時序(timing)非常重要。許多應用需要在PCB上的特定位置呈現同步時脈訊號,並在其他位置呈現非步時脈,這種佈局通常稱為「多分支時脈樹」(multi-branched clock tree)。

隨著時序複雜度增加,實現多分支時脈樹的設計挑戰也越來越大。抖動是最重要的時序規範之一,是衡量時脈訊號週期變化的指標。隨著時脈樹解決方案變得越來越複雜和頻率越來越高,抖動會變得更糟,這使得滿足公差的任務非常具有挑戰性,對於超高速應用,公差可能在飛秒(10-15秒)數量級。

本文將討論時脈樹中的主要組件,分析不同類型的抖動和抖動來源,並討論減少抖動對電子電路影響的方法。

多分支時脈樹

時脈樹設計往往是依據具體應用而定,這意味著沒有「典型」解決方案。1顯示一個使用芯科科技(Silicon Labs)元件的時脈樹範例。

Clock Tree

1:使用由單晶振和時脈產生器組合的多時脈時脈樹。(來源:Silicon Labs)

時序電路(timing circuit)通常由下列元件中的一個或多個構成,包括石英晶體、晶體振盪器、緩衝器、時脈產生器和抖動衰減器。石英晶體是確定時序訊號頻率的壓電諧振器,這些可以製造成產生精確的訊號頻率(32kHz~50MHz),其隨溫度變化很小。晶體振盪器(XO)是一種電路,它使用石英晶體產生的訊號以單端或差分格式產生其他所需的時脈頻率。

XO的一個例子是微芯科技(Microchip)的PL602-03,它可以使用12~25MHz的晶體工作,以產生48~100MHz的低抖動輸出頻率。壓控晶體振盪器(VCXO)可產生時脈頻率,並能透過改變施加的輸入電壓來改變頻率。

安森美(onsemi)的NB3N508S是一款VCXO,透過向元件的VIN接腳施加0~3.3V的電壓,利用27MHz晶體訊號產生216MHz輸出。時脈產生器是一種IC,它使用XO或VCXO產生的訊號來產生多個不同頻率的時脈訊號。

Silicon Labs的Si5338Q時脈產生器可產生高達350MHz的四個獨立用戶編程時脈頻率和高達710MHz的其他選定頻率,從而產生四個差分時脈、八個單端時脈及其不同組合。Clock Generator

2:時脈產生器減少了電路板上的元件數量。(來源:Silicon Labs

IDT的時脈緩衝器9DBL0能夠從晶體振盪器中獲取時脈訊號,並將其分配到PCB上的不同位置。

抖動衰減器是用於減少時脈訊號中抖動量的專用元件。在高速應用中,抖動可能成為一個主要問題。

抖動簡介

抖動是真實時脈訊號相對於其理想值週期變化的量度,以秒為單位。抖動有兩種形式:隨機性抖動和確定性抖動。隨機性抖動是由電子元件固有的電子雜訊引起,但它通常足夠小,不會影響電路性能。確定性抖動則通常是重覆的,可以分為週期性抖動或數據相關抖動。例如,由開關電源引起的抖動是週期性抖動,因為它與使用的開關頻率相匹配。與數據相關的抖動可以是週期性的或非週期性的,它是由不斷變化的工作週期和乙太網路或PCIe等系統中編碼串列數據流的不規則時脈邊沿引起。與數據相關的抖動與系統相關,可能難以追蹤。

抖動通常歸類為三種方式之一:絕對抖動、週期抖動以及週期到週期抖動。絕對抖動,有時也稱為時間間隔誤差(JTIE),是實際時脈前沿出現與其理論計算值之間的時間差。

週期抖動(Jper)是固定週期數內時脈週期最長和最短持續時間之間的差異(3)。

Period Jitter3:週期抖動是觀測持續時間內最長和最短時脈週期之間的差值。(來源:Silicon Labs

而週期到週期抖動(Jcc)是在固定數量週期內測量的連續時脈週期之間的最大差值(圖4)。

Cycle-to-cycle jitter

圖 4:週期到週期抖動是在長時間持續觀察期間測量連續時脈週期之間的最大差值。 (來源:Silicon Labs)

抖動的影響

抖動過大可能會對電路性能產生有害影像。在同步乙以太網路(SyncE)和光傳輸網路(OTN)應用中,JTIE會導致同步缺失,這對其正常運行至關重要。Jper和Jcc在數位應用中很重要,因為它們會影響鎖存器和觸發器的建立及保持時間,這樣會減少精密ADC的採樣間隔,反過來又會限制數位處理器的運行速度。在不能容忍時脈頻率變化的應用中,嚴格控制Jcc也很重要(參見4)。

Excessive jitter problems

圖5:抖動過大會導致出現採樣和保持問題,從而造成數據遺失或損毀。(來源:IDT

克服抖動

應用良好的設計實踐可以最大限度地減少抖動。作為一個好的開始,重要的是要記住每個電子裝置都會在電路上引入固有抖動,因此如果可行,減少電子元件的數量很有幫助。設計人員還應注意不要過度提高電路的抖動要求,因為即使存在一些抖動,大多數電路也可以正常工作。為了在設計時脈樹時降低成本,很容易想到採用更少的晶體和時脈產生器,而不是使用更多的時脈緩衝器,這樣會降低整個系統時序的精確度。使用VCXO和零延遲緩衝器可以進一步提高時序精度,但這會增加設計複雜性。

其他有助於滿足時序要求的常見設計技術包括盡量使訊號線較短(以減少時脈樹延遲)、採用精心匹配的元件、最佳化時脈線長度、保持一定間距和屏蔽,以便防止不需要的訊號串擾。雖然這些都是很好的做法,但它們並不見得都能保證達到令人滿意的時序性能。EMI、電壓波動和機械應力(影響晶體的壓電特性)也都會導致抖動。

如果抖動仍然存在問題,則可能需要使用儀器進行仔細分析以確定問題產生的根本原因。假設抖動具有高斯分布,因而通常以時序增量(皮秒或飛秒)的均方根(RMS)值來確定。

Jitter is specified in RMS圖 6:抖動通常以RMS值指定,該值定義時序偏差的高斯分佈標準偏差。 (來源:IDT)

計算結果是抖動測量的標準偏差,通常使用高速數位示波器來完成,這種儀器特別適合測量高頻或低頻時脈訊號的數據相關抖動(JTIE、Jper和Jcc)。

high speed digitizing oscilloscope

圖 7:高速數位示波器是分析抖動的最佳儀器。 (來源:Silicon Labs)

收集到原始抖動測量值後,即可對RMS抖動值進行後處理。進而透過執行「波峰因數」(crest factor)計算將該值轉換為峰峰值,其中假定可接受的典型誤碼率(BER)為10-12。對於這個BER值,波峰因數為14.069,這意味著1ps的RMS抖動相當於14.069ps的峰峰值抖動。

一旦確定了時脈樹中抖動問題的來源,就可以使用一些標準設計技術來解決,其中包括採用單個多輸出緩衝器(而不是許多實例中的單個緩衝器)、選擇更高性能的元件以及進行重新佈線和更好地匹配金屬跡線長度等。如果系統中隨機抖動是時序問題的主要來源,最合乎邏輯的方法是將元件數量減少到最低限度,然後用更高規格的元件依次替換每個元件,直到滿足時序要求為止。

在特殊情況下,即使所有故障排除技術都嘗試之後,也可能無法簡單地滿足抖動規範要求,在這種情況下,唯一可用的選擇是在時脈樹中使用抖動衰減器,例如IDT的8V19N407或Silicon Labs的Si5317。這些元件能夠從輸入時脈訊號中濾除噪聲,以產生低抖動時脈輸出。

圖 8:抖動衰減器使用PLL過濾來自輸入時脈的雜訊,並產生低抖動輸出時脈。(來源:Silicon Labs)

結論

時脈訊號的抖動是電子電路中時序問題的主要原因,這其中有幾個來源。在本文中,我們分析了時脈樹中抖動的類型和來源,並討論了良好的設計實踐和嚴格的元件選擇相結合如何有助於減少抖動的影響。

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