新型同步SAR ADC的晶片校準優勢

作者 : Lluis Beltran Gil,ADI產品應用工程師

本文解釋預期的增益誤差,該誤差與電阻大小呈函數關係,並介紹最小化這些誤差的幾種方式。此外,也探討電阻公差和不同的校準選項對ADC輸入阻抗的影響...

本文評估在電阻類比數位轉換器(ADC)前面的外部電阻的影響。這些系列的同步採樣ADC包括一個高輸入阻抗電阻可編程增益放大器(PGA),用於驅動ADC和縮放輸入訊號,允許直接連接感測器。

但是,有幾個原因導致在設計期間最終會在類比輸入前面增加外部電阻。本文從理論上解釋預期的增益誤差,該誤差與電阻大小呈函數關係,且介紹最小化這些誤差的幾種方式。此外,並研究電阻公差和不同的校準選項對ADC輸入阻抗的影響。除了理論研究之外,並使用試驗台測量和比較幾種裝置,以證明晶片內增益校準功能能實現卓越精度。增益校準功能使廣泛前端電阻值的系統誤差低於0.05%,無需執行任何校準常式,只需對每個通道的單一暫存器執行寫入操作即可。

簡介

傳統上,同步採樣逐次逼近暫存器(SAR) ADC被視為是對主要由能源客戶提出為保護繼電器應用需求的回應。在輸配電網路中,保護繼電器監測電網,以儘快對任何故障情況(過壓或過流)作出反應,避免造成嚴重損壞。

為了監測傳輸的電源,需要同步測量電流和電壓。電流是透過變壓器(CT)來測量的,在透過變壓器後,電流減小,提供隔離,並透過負載電阻轉換為電壓。電壓是透過電阻網路來測量的,這是一個分壓器,它將電壓從kV範圍降至V範圍。同步採樣ADC可用於監測電壓和電流,以簡化雙元件、四元件或八元件的功率計算。1所示的訊號鏈原理圖通常用於測量單相,多相電力系統的功率需要使用通道數量更高的資料擷取系統(DAS),即8個通道對應3個相位和1個中性相位。

Figure 1. A typical signal chain in power monitoring applications. Only one phase is shown for simplicity.

1:電源監控應用中的典型訊號鏈。為簡單起見,僅顯示一個相位。

何時使用外部前端電阻

雖然電阻輸入ADC被設計成直接與大多數感測器連接,但在某些情況下,可能需要在類比輸入前面增加外部電阻。例如,如果應用需要額外的抗混疊濾波,或需要保護輸入不受過流故障影響,就可能出現上述這種情況。

抗混疊濾波器

儘管電阻輸入ADC通常提供一個內部抗混疊濾波器,但許多應用可能以較低的採樣頻率運行,因此,需要較低的轉折頻率。

一個常見的要求是:在每個工作週期採集256個樣本,也就是說,對於50Hz電網系統,採樣頻率(fS)為12.8kSPS。

Equation 1

由於採樣頻率如此之低,所以需要在電阻ADC的輸入前面增加一個外部低通濾波器(LPF)來抑制高於6.4kHz的頻率,即奈奎斯特頻率(fS/2)。這可以透過增加一個一階RC濾波器來實現。

輸入保護

在其他應用示例中,特別是在保護繼電器市場中,在故障發生時,過電流可能會流入類比輸入接腳。為了免於損壞元件,絕對最大額定值(AMR)指示須將輸入電流限制在10mA以下。在此建議使用一個外部串聯電阻來限制這種潛在的輸入電流。

如果感測器輸出電壓意外增大到±30V,輸入箝位保護電路(可以傳輸高達±16.5V的電壓)將開啟並傳輸大量電流,從而損壞該元件。在類比輸入前面使用一個1.35kΩ RFILTER,如此,在過應力期間,可以防止高於10mA的電流流動;但是,我們建議使用更大的電阻(例如10kΩ)來防止頻段達到最大限值。

Equation 2

Figure 2. AD7606 input protection clamp profile.

2AD7606輸入箝位保護特性。

在任何情況下,必須使用公式2中計算的大電阻(適用於抗混疊濾波器(AAF)或限流)中的一個來確保滿足兩種條件。但是,請注意,如果在故障狀態下類比輸入訊號的潛在過應力低於±21 V,且無需使用外部AAF,則可能無需使用外部電阻。

外部電阻導致的誤差

引入此類外部電阻的缺點是,無論是用於額外濾波,還是用於保護元件免受大電流的影響都會影響系統的精度。例如, ADI的AD7606經過工廠除錯,可以在整個溫度和電源範圍內提供極低的偏置和增益誤差,分別為最大32LSB1和6LSB。但是,在增加外部被動元件之後,這些規格不再有效,因為系統增益誤差(系統將其視為電阻輸入ADC+前面的電阻)會增大到大於AD7606的增益誤差。系統設計者高度關注這種系統增益誤差,因為這表示他們必須自己執行系統增益校準,才能保證最終產品能夠達到標準或最終使用者所要求的目標精度。使用兩種方法可執行系統增益校準:

  • 在生產中執行增益校準,也就是說,生產的每個系統均需透過校準程式測試,儲存校準係數,然後使用這些係數來消除增益誤差。這與ADC在IC層面執行的操作相似,但是是在系統層面。
  • 對每個ADC樣本使用固定的校正因數。因為下一節提供的分析詳細地講解了系統增益誤差,所以數位主機控制器會使用消除系統增益誤差的因數來乘以從ADC中獲取的每個樣本。本文之後稱為後端校準。

使用第一種解決方案可以實現卓越的精度,但需要很長時間來進行出廠測試,這會大幅增加產品的成本。第二種解決方案雖然更經濟但不夠精準,因為它是基於ADC的典型輸入阻抗,且使用控制器資源,有些情況下會受到限制。有時為了避免這兩種複雜情況,客戶可能會選擇使用一個很大的輸入阻抗,在這種情況下,前端電阻導致的誤差會降低,使得系統精度隨之提高。透過使用這種方法,問題從系統問題轉變為IC問題。但是,這可能不是最有效的方法,因為增加輸入阻抗表示必須開發新的解決方案,這需要時間,且會導致產生新的問題,例如會因這些更大的晶片內電阻導致更高的雜訊。AD7606B 和 AD7606C 具有晶片內增益校準功能,可以消除外部電阻導致的系統增益誤差,在不經校準的情況下實現卓越精度,避免增加系統解決方案的成本。

增益誤差

PGA的增益取決於回饋電阻(RFB),它可以編程設定類比輸入範圍和輸入阻抗(RIN),這個值是固定的,典型值為1MΩ。這些電阻經過調整,可以正確設定PGA增益,將±10V或±5V的類比輸入訊號(AIN+/-)縮放到ADC輸入範圍,即±4.4 V,如3所示。

Equation 3

Figure 3. AD7606 internal PGA. Only the ±10 V range is shown as an example.

3AD7606內部PGA。僅以±10 V範圍為例。

但是,在PGA前面增加一個串聯電阻(我們將其稱為RFILTER)時,增益會改變(偏離理想值)。這個電阻實際上是改變了公式3中的分母;所以,系統增益會低於其調整增益。

Equation 4

Figure 4. A series resistor in front of the AD7606’s analog inputs (VX+ and VX-) modifies the system gain.

4AD7606的類比輸入(VX+VX-)前面的串聯電阻會改變系統增益。

例如,如果在AD7606前面使用一個30kΩ電阻,那麼10V輸入訊號在到達ADC輸出端時,將不再是10V訊號,因為AD7606的PGA輸出也不再是4.4V。PGA輸出將為4.2718V,如果我們繪圖表示這個新理論系統增益轉換函數,則可以看出,增益誤差為約–3%,具體如5所示。

Figure 5. The PGA output’s amplitude decreases with the size of the RFILTER. (a) Shows the PGA output voltage in volts and (b) shows the PGA output voltage as a percentage of FS.

5PGA輸出的幅度隨RFILTER的增大而減小。(a) 顯示PGA輸出(單位:V)(b) 顯示PGA輸出電壓(FS的百分比)

我們可以使用以下公式計算增益誤差(RFILTER的函數):

Equation 5

為了便於評估,我們可以透過圖表來表示公式5,作為系統增益誤差,顯示與滿量程(FS)之間的%和與RFILTER之間的關係,如6所示。

Figure 6. System gain error (% of FS) as a function of the external RFILTER resistor in AD7606 (1 MΩ input impedance).

6:系統增益誤差(FS%),與AD7606中的外部RFILTER電阻(1MΩ輸入阻抗)呈函數關係。

Figure 7. AD7606B’s PGA output amplitude is less impacted by the external RFILTER, because of the higher input impedance (5 MΩ).

7:因為輸入阻抗更高(5 MΩ),所以AD7606BPGA輸出幅度受外部RFILTER的影響更小。

AD7606B/AD7606C專案

在AD7606B項目開發期間,指定的三款產品的輸入阻抗和解析度如表1所示。

表1:AD7606B專案類型、典型的輸入阻抗和解析度。

在任何一種情況下,無論RIN是5MΩ或1.2MΩ,串聯電阻(RFILTER)越大,系統增益越低,也就是說,增益誤差越大。但是,RIN越大,RFILTER造成的影響越小,如公式5所示。理論上,對於高達50kΩ的電阻,系統增益誤差從幾乎5%降低到1%。

8中5MΩ和1MΩ輸入阻抗元件的比較顯示電阻對系統增益誤差的影響。

Figure 8. System gain error (% of FS) comparison depending on input impedance (RIN).

8:基於輸入阻抗(RIN)的系統增益誤差(FS%)比較。

在某些應用中,這種增益誤差是可以接受的。誤差如此之低,便無需如以前一樣執行系統校準,這是在設計PGA時採用更高的輸入阻抗所要達成的目標。但是,在其他一些應用中,1%的系統增益誤差仍然可能超過業界標準或客戶要求,所以仍然需要進行校準。

後端校準與晶片內校準

傳統校準一般發生在系統出廠測試期間。該流程目的在於:

  • 連接零位準(ZS)輸入,測量失調誤差。
  • 消除這種失調。
  • 連接滿量程(FS)輸入,測量增益誤差。
  • 消除增益誤差。

但是,在這種情況下,因為可以透過公式5清楚瞭解該系統增益誤差,所以可以透過對資料進行後期處理,從控制器這一端輕鬆消除這種誤差,也就是說,增加一個校準因數(K)來恢復公式4中引入的誤差,使得出的系統增益在經過校準之後可類似公式3中定義的理想增益。Equation 6

我們將這種方法稱為後端增益校準,它具有兩大缺點:

  • 它會消耗控制器端(微控制器/DSP/FPGA)的資源。
  • 它假設RIN為其典型值,而這些電阻具有15%的公差,所以因元件而異。

將RIN值從最小值增加到最大值,但保持校準因數(K)不變,從公式6和10可以看出,校準精度如何隨內部電阻公差變化,對於用戶來說,這是無法預測的。

Figure 9. Back-end calibration blocks. Calibration is done on the host controller assuming typical value for RIN and knowing the external resistor value RFILTER.

9:後端校準模組。假設RIN的典型值,且已知外部電阻值RFILTER,對主機控制器執行校準。Equation 7

10顯示在經過後端校準後,理論增益誤差與RFILTER呈函數關係,許多輸入阻抗值都在AD7606的15%公差範圍內。如果輸入阻抗與資料手冊中的典型規格(綠線)相同,表示後端校準完全消除了RFILTER導致的增益誤差。但是,如果在最壞情況下,控制器假設RIN = 1.2MΩ(AD7606C-16資料手冊中提供的典型輸入阻抗),但電阻實際上為1 MΩ(資料手冊中提供的最小值),那麼後端校準會不準確,在RFILTER = 30kΩ這個給定值下,得出的增益誤差會大於0.5%,無法滿足業界標準的要求。

Figure 10. Back-end calibration error depending on the actual RIN value.

10:後端校準誤差取決於實際RIN值。

Figure 11. On-chip calibration blocks. Only one channel is shown as an example.

11:晶片校準模組。僅以一側通道為例。

AD7606B和AD7606C提供晶片內增益校準功能,在創建高精度資料擷取系統時更具優勢。1無需消耗主機控制器的資源,也無需在出廠測試期間執行任何測量,即可輕鬆使用和實現最低的系統增益誤差。每個通道有一個暫存器,您可以將RFILTER值寫入該暫存器,ADC之後有一個數位模組,會以數位方式補償這個電阻增加的誤差。該使用者可編程的數位模組可以補償增益、失調和相位誤差,本文只介紹增益誤差。這個晶片內增益校準模組可以獲知準確的輸入阻抗(RIN),所以它始終比後端校準更精準,與實際的RIN和RFILTER值無關。

此處的8位元暫存器表示RFILTER整數變數,可以對高達64kΩ的電阻進行補償,解析度為1024 Ω。因為這種離散解析度,如果RFILTER不是1024的倍數,會產生捨入誤差。12中的圖表顯示後校準誤差如何保持在±0.05%以下,不受RFILTER和RIN影響(在計算校準係數(K)時會使用這兩個值),不假設RIN等於其典型值,而是使用內部實際測量得出的RIN值。如果與10相比,以RFILTER = 30kΩ為例,表示誤差降低高達10倍。這個誤差與RFILTER完全無關,RFILTER越大,誤差降低的幅度越大。

Figure 12. On-chip calibration blocks, per channel.

12:晶片內校準模組,按照通道。

因為輸入阻抗誤差會影響校準精度,所以RFILTER誤差也會影響校準精度。但是,請大家注意三點:

  • RFILTER比RIN小很多,且分立式電阻公差一般也優於內部1 MΩ輸入阻抗公差。
  • 在後端校準和晶片內校準方案中,都會用到RFILTER公差導致的誤差。
  • 用戶可以透過使用公差更低的分立式電阻來最小化RFILTER公差。

我們可以在啟用晶片內校準功能的情況下執行類似研究,假設RFILTER在最糟糕的公差下,以比較不同的常用公差:5%、1%和0.1%。

Figure 13. Impact of RFILTER discrete resistor tolerance on the on-chip calibration feature accuracy (worst-case scenario).

13RFILTER離散式電阻公差對晶片內校準功能精度的影響(最糟糕情況下)

試驗台驗證

輸入阻抗產生的影響

根據之前的理論分析,從1415所示的測試資料可以看出,輸入阻抗(RIN)高達5倍時,RFILTER電阻對系統增益誤差的影響會降低大約5。例如,AD7606 (RIN = 1MΩ)前面的20 kΩ電阻會導致約1%的誤差,而這個電阻位於AD7606B (RIN = 5MΩ)前面時,只會導致約0.2%的誤差。但是,只需打開晶片內增益校準功能,即可進一步改善精度。無需執行任何測量;只需寫入RFILTER值,四捨五入取最近的1024 Ω的倍數。如此,會將誤差大幅較低至低於0.01%,如14所示。請注意,這個誤差實際上是未調整總誤差(TUE),包括所有的誤差源,因為:

  • 假設參考電壓源和參考電壓源緩衝器都是理想的。沒有去除與5V參考電壓源或4.4 V參考電壓源緩衝器輸出之間的偏差。
  • 假設在寫入值下,該電阻是理想的,即使存在1%的公差。沒有去除與預期電阻值之間的偏差。
  • 沒有從測量值中去除失調誤差,包括AD7606x失調誤差或前端電阻之間的不匹配。

Figure 14. Total error of the AD7606B with the on-chip gain calibration enabled.

14:在啟用晶片內增益校準時,AD7606B的總誤差。

Figure 15. (a) System gain error as a function of RFILTER for the AD7606C-16 with and without enabling the on-chip gain calibration and (b) close-up of the on-chip calibration plot.

15 (a) AD7606C-16在啟用和不啟用晶片內增益校準時,系統增益誤差與RFILTER呈函數關係,(b) 晶片內校準圖上的特寫。

表2:在給定RFILTER下,不同泛型(校準和未校準狀態下)的總誤差(%)

AD7606C-16和AD7606C-18的輸入阻抗與AD7606B和AD7606不同,為1.2 MΩ(典型值)。因為輸入阻抗更低,所以該系列中的這些泛型可以實現更低的雜訊和更高的SNR性能。另一方面,在類比輸入前面使用一個電阻時,它們的系統增益誤差相似。通過啟用晶片內增益校準,可以再次大幅降低誤差,降低到0.03%以下。

總之,外部前端電阻(RFILTER)導致的增益誤差和晶片內校準功能的精度都取決於輸入電阻(RIN),在每個元件內部該值都為已知。針對這三個類型,如果不進行校準,那麼增益誤差隨RFILTER呈線性變化,2顯示在3個給定的RFILTER值下,三個類型之間的比較,以及它們如何完全不受這些電阻值影響。

可以將這個實際資料與AD7606B/AD7606C部分中獲取的理論資料進行比較。作為示例,16在同一個圖中顯示在啟用晶片內校準時,從AD7606C-16上採集的與RFILTER呈函數關係的總誤差,以及基於13中的理論分析計算得出的最糟糕誤差。儘管測試所得的誤差資料實際上是未調整總誤差(未去除失調或線性誤差),它們仍然低於理論數值。這表示,首先,增益誤差是元件總非調整誤差的主要部份,其次,用在電阻輸入ADC前面的真實電阻的公差在1%指定公差範圍內。

Figure 16. Actual AD7606C-16 results compared to theoretical analysis.

16AD7606C-16的實際結果與理論分析結果之間的比較。

在任何情況下,確認總DC誤差始終小於±0.1% FS,這是許多應用的目標,且無需進行校準,只需將置於前方的電阻的值寫入ADC,只要低於65 kΩ ±1%,則與其值無關。

晶片內校準與後端校準(測試結果)

如理論研究部分所述,可以在控制器一端(MCU、FPGA、DSP)使用簡單的校準係數。但是這有兩大缺點:需要額外的控制器資源,以及元件與元件之間的輸入阻抗差異會導致誤差。為了顯示與後端校準相比,晶片內校準所具備的優勢,我們測量了一系列AD7606C-18裝置(在17中,受測裝置(UUT)的編號為1到4),在測量時,假設輸入阻抗始終為典型值(RIN = 1.2MΩ)。

  • 17a所示,UUT #1可以完美完成校準,可與晶片內校準相媲美。表示它的實際輸入阻抗(RIN)非常接近典型值。
  • UUT #2至#4顯示出一定偏差,表示實際輸入阻抗(RIN)稍微高於典型值。
  • 晶片內校準(在所有4個圖中,以深藍色顯示)保持所有裝置和RFILTER值的總誤差均低於03%。

Figure 17. Comparison between on-chip calibration and back-end calibration across four AD7606C-18 units.

17:四個AD7606C-18單元之間的晶片上校準和後端校準比較。

在後端控制器中使用校準係數時,並不考慮PGA的實際輸入阻抗,表示元件與元件之間的差異會導致後校準誤差。但是,晶片內校準會從內部測量輸入阻抗,所以校準結果更準確,且與置於前面的RFILTER和實際RIN阻抗無關。這種更低的後校準誤差有助於實現更高效、易於使用且精準的系統設計,這是除了「無需對控制器的每個單獨的ADC資料點執行後處理,避免消耗資源」這個優勢以外的另一個優勢。

結論

電阻輸入同步採樣ADC是一種完整的解決方案,所有訊號鏈模組均在晶片上,提供卓越的AC和DC性能,易於使用,可以直接與感測器連接。正如某些應用指出需要在類比輸入前面增加外部電阻。這些外部電阻會增大系統的精度誤差,導致上市時間延長,且會增加額外的校準成本。ADI的AD7606B系列新型阻抗輸入ADC協助解決此問題。該解決方案包括更大的輸入阻抗和晶片內校準功能,可協助降低外部電阻導致的誤差。

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