PPA(V)：可變工作電壓最佳化效能功耗比
作者 : James Chuang，新思科技資深產品行銷經理
「變動式工作電壓」(variable operating voltage)在最佳化效能功耗比成果方面具有極大潛力，但需有一種準確且有效的簽核方法予以探索…
效能功耗比(performance-per-watt)已成為確保設計品質的最優先考量事項之一，這導致技術重點與設計功耗最佳化方法產生轉變。「變動式工作電壓」(variable operating voltage)在最佳化效能功耗比成果方面具有極大潛力，但這需有一種準確且有效的簽核方法予以探索。
高效能運算持續挑戰先進製程節點PPA極限
高效能運算(HPC)是半導體產業中成長最快的設計領域之一，可支援廣泛的應用，包括雲端資料中心、人工智慧(AI)、行動運算、自駕車等。雖然這個領域持續為實現最高設計效能而努力，但功耗因素可能限制許多應用領域的設計效能。例如，能源和冷卻成本直接影響資料中心的盈利，而手機則必須在效能與電池壽命之間謹慎取得平衡。
因此，除了既定的「效能、功耗與面積」(PPA)標準，效能功耗比已成為HPC設計品質的最優先考量之一，並致使技術重點以及設計功耗最佳化方法的變革。
另一方面，為求實現最佳的效能功耗比目標，HPC設計採用最先進的FinFET製程製造。創新的鰭式(fin)對電子流有卓越的控制效果，但相較於同等的平面結構，雖然能實現更快的切換與更低漏電流，完成一次切換仍需耗費更多功率。此外，用於HPC設計的運算密集型工作負載也導致幾乎不間斷的切換，進而使功耗分佈大量地受到動態功耗主導。這項分量顯示電晶體在各狀態間切換時所消耗的功率。
動態功耗最佳化的新機會
完成一次切換的功耗主要來自電晶體的閘極電容器(FET)。根據圖1所示的功耗等式，在相同頻率下，功耗與閘極電容呈線性關係，但與工作電壓的平方值成正比。
圖1：FET電晶體動態功耗方程式。(動態功耗=電容閘極電壓2頻率)
既有的動態功耗最佳化技術以減小電晶體的尺寸為目標，這會直接導致閘極電容降低。然而，降低工作電壓對於降低動態功耗具有更高的潛力。如圖2所示，7奈米FinFET設計的個案研究顯示，僅是降低5%的工作電壓，就能使動態功耗降低9%。
圖2：工作電壓與動態功耗之個案研究。
雖然降低工作電壓能有效最佳化動態功耗，但它在半導體設計領域中尚未有廣泛部署的技術。接下來，本文將回顧導致這項技術欠缺的問題所在。
過往：電壓決策與設計最佳化，八竿子打不著
以往的半導體設計環境中，工作電壓(Vdd)代表一個經演繹且獨立於生產設計環境的因素。這個過程涉及晶圓代工廠在電晶體裝置層級上進行分析，伴隨對一小部份單元(cell)的內部模擬，藉此確定合理的最小工作電壓範圍。然後，這些預先確立的工作電壓將驅動所有設計的技術庫特性、設計最佳化與簽核收斂程序的變革。
如圖3所示，最佳化效能功耗比的設計人員會針對不同效能目標進行多次執行，以探索預設電壓內的解決方案合宜範圍。
圖3：離散電壓的效能功耗比最佳化。
假設一個專案在預定電壓下達到所有PPA目標。在此情況下，則由於缺乏技術庫，導致沒有可行的方法能在較低工作電壓下探索進一步的最佳化方式。
因此，較為普遍的矽後(post-silicon)測試做法，就是使用矽測試平台探索較低的工作電壓(亦稱為Vmin分析)，並找出可持續正常執行的最低工作電壓。如果可訂立新的資料庫，那麼其結果將可用於影響決策。這種反饋循環可能需要數月或多個設計週期，才能對效能功耗比之提升產生顯著的影響。
在設計流程中進行自由電壓探索
電壓與時序響應之間的非線性關係，將使線性電壓插值的部署受限於兩個緊密間隔的更高標準電壓資料庫之間。2017年，PrimeTime時序簽核解決方案建立經代工廠認證的先進電壓調節技術，可在廣泛範圍的任何電壓水平上進行準確分析。如圖4所示，其可在寬間距之間或較低電壓水平下實現準確簽核的電壓調節效果。
圖4：PrimeTime的先進電壓調節技術。
設計人員現在可以「掃描」(sweep)電壓範圍，在無限的電壓級試執行相同的設計方案，最終找出具備所需PPA或效能功耗比目標的最佳電壓。如圖5所示，雖然PrimeTime時序簽核解決方案既準確又有效，但手動掃描流程可能曠日廢時，且需耗費大量資源。經過探索，執行的次數將與備選電壓級數量呈線性增加關係。
圖5：具備掃描電壓水平功能的效能功耗比最佳化方式。
PPA(V)最佳化：設計最佳化過程中導入電壓作為變量
新思科技的Fusion設計平台(Fusion Design Platform)建構於單一RTL-to-GDSII資料模型之上性，可提供完整流程的電壓最佳化與收斂方法，可望為要求最為嚴苛的半導體領域實現最佳的效能功耗比。
Fusion Compiler RTL-to-GDSII以及IC Compiler II超融合佈局佈線解決方案可在實作以及PPA最佳化期間，部署其黃金簽核方案的數位設計解決方案。透過其Signoff Fusion技術，可在實作環境中無縫啟動PrimeTime時序簽核解決方案、PrimePower RTL-to-signoff功耗分析以及StarRC寄生析出(parasitic extraction)簽核分析引擎，以實現準確的時序、功耗及互連RC指導，包括PrimeTime時序簽核解決方案的先進電壓調節技術。
在設計最佳化過程中導入電壓作為變量，讓Fusion Compiler RTL-to-GDSII以及IC Compiler II佈局佈線解決方案擴展效能功耗比解決方案的合宜範圍。藉由調整工作電壓並同時推動更高的效能、更低的功耗以及更小的面積，最佳化引擎可在單次最佳化執行中，對工作電壓水平進行本機(natively)探索，而不必進行以往在執行電壓掃描時所需的昂貴外部迭代。
在具備固定頻率目標的設計流程中，變動式工作電壓提供進一步的探索機會，透過較低的工作電壓直接降低動態功耗，藉以降低總體功耗並同時盡量減低漏電與對面積造成的影響。如圖6所示，在5奈米HPC設計中，降低14%的工作電壓將可使總體功耗降低26%，同時滿足相同的頻率目標：
圖6：以較低工作電壓改善總體功耗。
在具備固定總體功耗目標的設計流程中，變動式工作電壓可免除先前為尋找可能的最高頻率所需的頻率和電壓掃描。如圖7所示，最佳化引擎可於本機探索電壓範圍並於單次執行中找出最佳可能的頻率，而這在時間與資源的雙重限制下將難以實現：
圖7：以固定功耗目標改善頻率。
PPA(V)簽核：設計分析與簽核中導入電壓穩健性
電壓最佳化開啟了PPA最佳化的契機，提升PPA曲線，並提高SoC設計的效能功耗比。其創新的本機電壓掃描擴展最佳化解決方案的空間探索，可在較低的工作電壓下實現最佳的效能功耗比。
降低工作電壓除了顯著提升效能功耗比，同時也消除固定電壓設計流程無形中產生的過多裕量。此外，先進製程節點中較高單元及功耗密度也需要較複雜的工作電壓降壓分析以及裕量分析方法，以避免與壓降相關的設計失效問題。
PrimeShield設計穩健性解決方案擴展時序簽核解決方案的核心技術，並導入本機電壓分析功能以因應這項挑戰。有別於根據時序裕量報告關鍵時序路徑的靜態時序分析，這種新的分析方式是依據新指標「電壓裕量」來回報關鍵路徑。如圖8所示，這項新指標顯示滿足時序要求路徑的每一單元或每一路徑最小壓降。
圖8：關鍵路徑的電壓裕量報告。
時序關鍵路徑通常使用最強的驅動單元，以確保路徑延遲可滿足效能要求。如圖9所示，這些驅動單元通常對電壓變化較不敏感。同時，較不關鍵的時序路徑可能採用較弱的驅動單元，而此類驅動單元對電壓則較為敏感，且於設計遇到工作電壓下降時就會提早失效。使用靜態時序分析方法，不太容易找出會此類會誘發風險的路徑，通常需要進行大量的電壓掃描才能發現。
圖9：時序與電壓關鍵路徑的電壓裕量分析。
PrimeShield的電壓裕量分析提供直接有效的途徑，藉此分析並回報告相關資訊以供進一步最佳化。為促進有效的最佳化方法，除電壓裕量報告外，該方案的電壓穩健性分析會對電壓關鍵路徑執行瓶頸分析，以辨識對電壓變化最敏感並具有高時序故障風險的單元。
ECO簽核解決方案─PrimeTime ECO設計收斂簽核以及Tweaker ECO簽核可提供ECO指導以改善上述指標。藉由將電壓敏感單元與較不敏感的對應單元進行交換，ECO變更可提升設計對壓降的穩健性，或進一步微調所有簽核時序情境中的工作電壓。
這項技術亦可藉由方法論實現電壓裕量的均勻性以及經改良的電壓裕量分析。透過在需要之處確保電壓裕量並消除整體設計中的任何顯著風險，設計人員可避免在整體範圍內採用過高的裕量，同時又可享有較低工作電壓所帶來的功耗優勢。
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