以EDA創新為基,促進半導體產業進程

作者 : 潘志豪,西門子EDA亞太區Calibre首席應用工程師

為了因應摩爾定律發展帶來的挑戰,EDA業者正與IC設計公司、晶圓代工廠攜手推動各種創新變革,並且透過使用EDA平台讓這些變革從理念轉化為實際應用…

EDA業者正與IC設計公司、晶圓代工廠攜手,因應由摩爾定律(Moore’s Law)發展帶來的各項挑戰,例如使用FinFET和GAA FinFET產生的效能、可擴展性和變化彈性等問題尚未完全解决。自22nm節點以來,業界對於多重曝光(multi-patterning)的需求一直存在,即使導入極紫外光(EUV)微影技術,這種需求也未曾消失。相反地,導入更多的多重曝光帶來了複雜的填充要求,並成為先進製程可製造性和效能的關鍵因素。

這些因素對整個IC設計生態系統產生了重大影響,特別是在實體驗證方面。設計規則和規則的運算數量持續增加(1),執行時間和記憶體的需求也隨之增加;新增設計規則檢查(DRC),導致從實體驗證到投片的過程中需要更多的DRC反覆驗證運算。Figure 1. Maintaining design performance and manufacturability at advanced nodes has required a significant growth in design rules and associated checks (Mentor)

1:在先進節點上維護設計效能和可製造性需要更多的設計規則和相關檢查(資料來源:Siemens EDA)

本文介紹EDA公司目前正進行的一些具影響力的創新變革,並使用Siemens EDA的Calibre平台說明這些變革是如何從理念轉化為實際應用。

變革一:與晶圓代工廠密切合作

對於EDA公司而言,為下一個節點做好準備的關鍵是在該節點的開發初期就與晶圓代工廠進行合作。辨識、分析和開發新的檢查功能需要時間,將新功能完善成為具有高性能、低記憶體需求和良好可擴展性的驗證流程需要更多時間。同時,製程要求發生變化,驗證工具的預期也會發生變化,這樣一來,驗證工具的功能也随之發生變化,EDA公司很難僅根據晶圓廠早期提出的需求開發出從一而終、面面俱到的工具。

EDA公司與晶圓代工廠建立合作關係,在晶圓代工廠新製程的最初開發階段就使用EDA公司提供的工具,這樣一來,開發新功能和使用這套EDA工具評估結果的即時反覆運算週期,不僅有助於晶圓代工廠調整設計工具套件的要求,而且可協助EDA公司在設計客戶開始使用驗證工具之前,同時微調和完善其驗證工具。

晶圓代工廠的「金質標準」DRC驗證規則檔案是透過早期版本的簽核平台和使用矽智財(IP)測試晶片來開發與驗證。在此過程中,DRC工具可協助定義和驗證新製程的設計規則,驗證晶圓代工廠新製程節點所開發的IP,並協助開發和驗證回歸測試套件讓DRC工具使用該套件來進行驗證。所有這些工作,以數千個DRC檢查規則及數萬次運算操作來進行,不僅磨練了晶圓廠主要DRC工具的準確性,同時還製定了DRC驗證規則檔案的標準。

一個可量測的例子其優點是能透過追蹤整個預生產週期中DRC規則的執行效能。實體驗證工具的核心是一種專門用於編寫設計規則檢查的程式語言,就像在任何程式語言一樣,編寫程式碼有效率高的方法,也有效率低的方法。透過與晶圓代工廠負責編寫設計規則檔的團隊和使用這些規則檔的內部團隊直接合作,EDA公司能够在整個開發過程中有機會幫助並提供最佳化編寫設計規則檔的建議。這些最佳化將在投入生產時顯著加快規則檔的執行速度。Figure 2. Reduction in DRC normalized runtimes achieved by rule deck optimization by foundry release version (Mentor)

2:晶圓廠發佈版本透過規則組最佳化,減少DRC標準化執行時間。(資料來源:Siemens EDA)

變革二:執行最佳化

軟體引擎的改進

面對爆炸性的運算需求挑戰,需要考慮包括軟體引擎的執行速度和記憶體需求。例如,西門子EDA (Siemens EDA)不斷為其Calibre驗證平台最佳化底層程式碼,甚至完全重寫部份程式碼,這樣不僅能夠持續為其增添新功能,並且不斷提高效能,以適應當前的分散式和雲端算的架構需求。

3顯示按照不同軟體版本相同nmDRC規則檔,以其標準化執行時間的趨勢來表示。每個數據點是20個真實世界客戶設計的平均值,透過保持其他變量一致,展示基礎Calibre引擎在多個軟體版本中的持續改進。在這三年的時間內,引擎效能增加60%。這一趨勢證明了為Calibre的所有實體和電路驗證工具實現最佳化效能。Figure 3. Normalized Calibre engine runtime trend by software release version (Mentor)

擴展軟體引擎

此外,EDA公司還必須有效利用現代運算環境和分散式CPU資源,以提高總體運算效能。例如,為了支援運算時間的大幅增加,Calibre引擎架構採用超大規模的遠端分散式處理能力,支援擴展到數千個遠端CPU/核心(4)。Figure 4. Engine scaling by CPU count. This graph represents a full-chip DRC run for a production customer 16nm design and foundry rule deck (Mentor)

雲端運算

雲端運算有助於加速產品設計的上市時間,特別是當先進製程上的運算需求有所成長時,雲端運算的功用尤爲明顯。透過消除資源使用的成本和延遲的障礙,雲端運算允許公司利用EDA軟體的擴展能力,獲得實現實體驗證周期時間目標所需CPU資源的即時存取(例如,一夜完成運算時效),即使面對最新製程節點的指數級運算增加也不在話下。使用EDA雲端運算技術還可以提供一種快速、經濟高效的方法來處理所有內部資源都已投入使用的情况。

在EDA雲端運算的另一個障礙是對專有IP缺乏有力的保護。隨着雲端安全機制的改進消除業界對IP保護的擔憂,這一障礙現在已經逐步消除。當然,與任何新的營運模式一樣,所有公司也在尋求使用指引和最佳實踐。隨着EDA在雲端運算中的應用不斷擴大,從中也發現了一些有效的運算方法:

使用最新的晶圓代工廠合格規則檔:這樣做可以確保採用最新的編碼及最佳實踐,確保用戶最佳化執行時效和記憶體消耗,如5所示。Figure 5. Calibre memory and performance improvements in subsequent Calibre release versions (Mentor)

5Cabre記憶體與效能持續改進。(資料來源:Siemens EDA)

使用階層填充方法:在這種方法中,設計被分類為不同單元,稍後引用於設計的頂層。這項技術顯著減少了數據大小,並大幅減少最終簽核執行時間。

利用支援更快、更高效使用分散式資源的EDA軟體模式:例如,Calibre HDBflex流程允許用戶僅在階層資料庫建構期間連接到主硬體。此序列以多執行緒(MT)模式建構大多數資料庫,僅在建構的後期階段連接到遠端設備,從而消除了閒置資源時間。使用Calibre HDBflex構造模式大幅減少了創建階層資料庫期間遠端設備閒置的即時性(6)。Figure 6. Software modes that optimize CPU utilization in a distributed processing environment like the cloud improve speed and efficiency (Mentor)

6:在雲端等分佈式處理環境中最佳化CPU利用率的軟體模式,可望提高速度和效率。(資料來源:Siemens EDA)

選擇地理位置相近的雲端伺服務器以減少網路延遲時間。基於快取的系統也將提高機器效能。為了盡可能減少上傳時間,可分區塊的方式分別上傳,先從標準單元庫和IP,然後上傳佈線層。透過分階段上傳,用戶可以避免流量瓶頸。 然後,可在雲端中使用EDA軟體的介面來組合所有數據。7顯示Calibre平台的標準雲端運算設定。Figure 7. Uploading blocks and routing separately, and combining the data in the cloud server, minimizes both upload time and potential bottlenecks (Mentor)

7:分別上傳區塊和佈線層,然後在雲端伺服器中組合數據,盡可能縮短上傳時間並減少潛在瓶頸。(資料來源:Siemens EDA)

變革三:創新功能

早期核查

考慮到先進製程節點設計的大小和複雜性,加上永無止境地誰是市場第一的競爭,SoC設計團隊不會等到所有晶片區塊完成後才開始晶片組裝,他們通常在晶片區塊開發的同時進行晶片的整合,這樣可以在早期發現高度衝擊的錯誤,進而減少投片所需的簽核反覆運的次數(8)。Figure 8. Identifying and fixing chip integration issues in parallel with block development minimizes the number of signoff iterations throughout the design implementation flow (Mentor)

8:在區塊開發的同時辨識別並和修復晶片整合問題,將整個設計實施流程中的簽核反覆運算次數降至最低。(資料來源:Siemens EDA)

初期階段,設計工程師的目標通常只關注與此階段相關的錯誤,同時最小化驗證執行時間。然而,早期晶片級驗證面臨許多挑戰,許多系統性問題可能廣泛分佈在整個設計中,包括SoC級的區塊放置偏離格點、合併IP時放置在SoC巨集外部、IP使用的繞線層跟保留繞線層衝突、短路、底層連接層的衝突等等。在這個階段,區分區塊級錯誤和頂層繞線層的錯誤並非易事。

Calibre早期驗證套件能夠幫助設計團隊在設計初期探索和驗證完整的晶片設計佈局。為了更廣泛的適用性,Calibre早期驗證技術與晶圓代工廠以及獨立晶片製造商(IDM)合作提供Calibre簽核設計工具套件,無需修改,即可在相關的製程節點上使用。Figure 9. Reductions in the total number of rule checks performed and the resulting number of reported violations when using Calibre nmDRC-Recon functionality (Mentor)並非在設計驗證的每個階段都需要對所有的設計規則進行檢查。僅執行必要的和適用的相關規則群可以在整個投片中節省大量時間。Calibre nmDRC-Recon技術能自動排除與當前開發階段無關的規則組——根據檢查規則的類型和為檢查規則執行的運算數量來决定取消或選擇哪些規則檢查,不僅提供良好的覆蓋率,還可實現快速執行和使用更少的記憶體消耗。

Figure 10. Using the Calibre nmLVS-Recon short isolation verification for back-end-of-line and selected layers enables designers to increase iterations significantly over full LVS verification (Mentor)

Calibre nmDRC-Recon通常可將整個DRC執行時間減少14倍,同時檢查大約50%的總DRC規則數量。這款工具也為早期電路驗證導入一種更直觀的方法,讓設計者能够僅檢查擁有最高優先級的電路問題。

執行完整的LVS驗證高度依賴於階層電路線路層的連接;為了實現有針對性的驗證,Calibre nmLVS-Recon智慧啟發法協助設計人員確定必須執行哪些電路驗證要求以獲得最大效率,並僅執行完成目標分析所需的選擇性連接。

Figure 11. Fast, in-depth layout visualization and analysis speeds error review and debugging (Mentor)

結論

新製程節點的不斷出現為整合電路的設計和驗證帶來諸多挑戰。晶圓代工廠需花費大量的時間和資源,以確保新製程節點的需求得到充份解決和精確定義;而設計公司需不斷評估其設計流程和驗證工具套件,以確定更快的設計開發、實施和驗證的機會;EDA公司則必須不斷更新、擴展和改進其軟體平台,將設計和驗證過程的變化納入其中。能充分運用新技術,應對愈發嚴苛的運算環境,提高產品品質。

本文同步刊登於EDN Taiwan 2022年4月號雜誌

加入LINE@,最新消息一手掌握!

發表評論