類比佈局設計——不只是電晶體

作者 : Mark Waller，Pulsic用戶支援總監

電路工程師不能僅依靠原理圖模擬來驗證其電路。佈局提取和完整寄生類比對驗證任何類比電路來說必不可少，但從原理圖創建高品質佈局並非簡單過程。本文簡要介紹典型類比模組佈局當中需要包含但卻不屬於原理圖的「其他」內容...

如果去看任何CMOS類比IC的原理圖，就會看到NMOS和PMOS電晶體以及電阻、電容和電感的符號。還可以看到有導線(用於確定電路連接)將這些符號連接在一起。基本上，為電路設計佈局的過程，也就是為此類符號繪製半導體幾何圖形，然後用導線將它們連接在一起。在大多數情況下，符號的幾何形狀由參數化程式碼所定義，形式為Cadence PCell或iPDK PyCell。然後，連接線則通常由佈局設計人員手動繪製而成。

但是，除了電路符號和導線之外，佈局設計人員還必須為電路的實際工作設計一些其他結構。這些附加結構有一部份會在原理圖中顯示，有一部份會在後續的反向演繹(back-annotation)過程中被添加到原理圖中，還有一部份結構不會在原理圖中顯示，而其存在與否必須由設計人員來暗示。原理圖不是詳細的設計圖，而更像是電路的架構草圖。佈局設計人員的職責是利用他們的培訓和經驗來解釋原理圖，進而創建出成功的佈局。接下來看看這些額外的結構及其作用。

阱、分接頭和保護環

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大多數CMOS製程採用P型襯底製造，而NMOS元件則透過植入N型源極和汲極結構製造。要製造PMOS元件，就需要一個N型材料區域。N型材料稱為N阱，它圍繞P型源極和汲極結構產生MOSFET通道。佈局中必須要繪製出N阱。其通常包含在pcell/pycell程式碼中，但是佈局設計人員要負責將這個區域擴展到單獨的電晶體之外，並圍繞一組元件產生連續的N阱。

MOSFET電晶體的性能對N阱和P型襯底的電位非常敏感(在深N阱製程中則是P阱)。阱中的電荷積聚會改變電晶體的特性，因此必須謹慎管理，通常的做法是(但不總是)要確保在N阱的情況下使該阱與電源之間有良好連接，在P阱的情況下使該阱與地之間有良好連接。可以將分接頭和/或保護環插入到佈局中來實現這種連接。保護環本質上是一個環繞在電晶體周圍的環形分接頭。分接頭和保護環也可以降低閉鎖的可能性，否則就會在電源軌之間形成低阻抗路徑，從而在電路中產生破壞性大電流。

圖1：帶分接頭的PMOS和NMOS元件。

保護環除了可保持阱的電位之外，還有助於隔離敏感元件，使之避受來自電路其他部份的電荷流動和電氣雜訊的影響。因此，保護環在類比設計中得到廣泛應用。典型的四端MOSFET的原理圖符號，指定了阱的連線性，但沒有在原理圖上繪製分接頭和保護環結構。佈局設計人員必須知道其插入的方法和位置。

跳線和二極體

另一個未在原理圖上出現的關鍵佈局結構的例子，是將跳線和/或二極體插入，從而保護免受所謂的天線效應的影響。

IC製造過程涉及到材料沉積、掩模和等離子蝕刻的多次反覆運算。每次反覆運算都會增加一層材料，然後使用高能等離子體去除多餘的材料。隨著層數增加，就會出現長金屬走線只連接到MOSFET閘極的情況。這些長走線會收集來自等離子體無法通過閘極氧化層「逃逸」到襯底的電荷。如果閘極上積累了足夠的電荷(因此產生電勢)，就會導致氧化物薄膜分解，從而破壞或損壞MOSFET。在佈局中添加跳線和/或二極體，就可以避免這個問題。

圖2：斷開的天線跳線走線。

可以利用跳線斷開靠近閘極的長軌道，而將製造過程中積累的電荷減少到安全限值以下。跳線的構造使得長軌道僅在其也連接到擴散觸點時才會連接到閘極，然後，擴散觸點就可使電荷透過擴散到襯底上而實現消散。或者，也可以在閘極附近放置一個反向連接的二極體。二極體不會減少天線效應，而會使電荷在製造過程中安全消散，但其在工作過程中對電晶體的影響又最小。

虛擬元件

如果需要匹配元件，那麼很多製程都要求設計人員在佈局中插入虛擬(dummy)元件。後續製程需要在所有元件的每一「行」末端添加虛擬元件。當在晶片中進行蝕刻時，虛擬元件有助於確保一組匹配元件(例如電流鏡)中的每一個都具有相同的幾何形狀。透過在佈局中重複圖案，就可以將由次波長圖案化所產生的光學變形最小化。製程工程師可以在一定程度上使用光學製程修正(OPC)等技術，但最好是產生統一的圖案化佈局。在這些圖案改變的地方，晶片與所繪製的佈局偏離最大。佈局設計人員可以透過在匹配結構周圍插入虛擬元件擴展圖案，也即匹配元件位於蝕刻圖案的中心。

虛擬元件有助於匹配的第二個原因是可減少某些其他類型的佈局依賴效應(LDE)。例如，虛擬元件可透過增加匹配元件與阱邊緣的距離來降低阱鄰近效應。