最佳化訊號鏈的電源系統:高速資料轉換器

作者 : John Martin Dela Cruz、Patrick Errgy Pasaquian,ADI

本文進一步分析高性能訊號鏈,深入探討如何最佳化高速資料轉換器的配電網路...

在「電源系統最佳化」系列文章的第1部份 ,我們介紹了如何量化電源雜訊靈敏度,以及如何將這些量值與訊號鏈中產生的實際影響聯繫起來。有人問到:高性能類比訊號處理元件要實現卓越性能,真正的雜訊限值是多少?雜訊只是設計配電網路(PDN)時的一個可測量的參數。

第1部份所述,如果單純只是最小化雜訊,可能需要以增大尺寸、提高成本或者降低效率為代價。最佳化配電網路可以改善這些參數,同時將雜訊降低到必要的水準。本文在闡述高性能訊號鏈中電源漣波的影響基礎上進一步分析。我們將深入探討如何最佳化高速資料轉換器的配電網路。

我們將對標準PDN與經過最佳化的PDN進行比較,瞭解在哪些方面可以實現空間、時間和成本最佳化。後續文章將探討適合其他訊號鏈元件(例如RF收發器)的特定最佳化解決方案。

高速DAC的電源系統最佳化

高性能、雙通道、16位元數位類比轉換器(DAC) AD9175支援高達12.6 GSPS的DAC採樣速率。該元件具有8通道、15.4 Gbps JESD204B資料登錄埠、高性能晶片內DAC時脈倍頻器和數位訊號處理功能,適合單頻段和多頻段直接至射頻(RF)無線應用。

1:整合在現成評估板上的AD9175高速DAC的標準PDN

如何為這個雙通道高速DAC最佳化PDN?1顯示安裝在現成評估板上的AD9175高速DAC標準配電網路。該PDN由一個ADP5054離散式四通道開關和三個低壓降(LDO)後置穩壓器構成。目的在驗證是否可以改善和簡化該PDN,同時確保其輸出雜訊不會導致DAC性能大幅下降。

AD9175需要8個電源軌,可以分為4組,分別是:1V類比(2個電源軌)、1V數位(3個電源軌)、1.8V類比(2個電源軌)和1.8V數位(1個電源軌)。

分析:雜訊要求

在我們進行最佳化之前,必須先瞭解這些電源軌的電源靈敏度。本文將重點討論類比電源軌,因為相較於數位電源軌,它們對雜訊更加敏感。

類比電源軌的電源調變比(PSMR)如2所示。注意,1V類比電源軌在1/f頻率區域內較為敏感,而1.8V類比電源軌在切換轉換器的工作頻率範圍(100kHz至約1MHz)內更敏感。

21V類比電源軌和1.8V類比電源軌上的AD9175高速DAC PSMR

其中一種最佳化方法是使用具有LC濾波器的低雜訊切換穩壓器。3顯示LT8650S Silent Switcher穩壓器(具有和不具有LC濾波器)在展頻(SSFM)模式關閉時的傳導頻譜輸出。如第1部份所述,SSFM可以降低切換頻率雜訊幅度,但會因為三角調變頻率在1/f區域產生雜訊峰值。由於1/f雜訊已小幅偏離該閾值,增加的雜訊可能超過此電源軌的最大允許漣波閾值。因此,不建議在這種情況下使用SSFM。最大允許電壓漣波閾值代表電源漣波電平,當超過該值時,DAC載波訊號中的邊帶雜散將出現在DAC輸出頻譜的1µV p-p雜訊基底上方。

從這些結果可以看出,切換穩壓器的1/f雜訊並未超過1V類比電源軌的最大允許漣波閾值。此外,LC濾波器足以將LT8650S的基本切換漣波和諧波降至最大允許漣波閾值以下。

3LT8650S傳導頻譜輸出與1V類比電源軌的最大允許漣波閾值之間的關係。

4顯示LT8653S (具有和不具有LC濾波器)的傳導頻譜輸出。如圖所示,1.8V電源軌的最大允許電壓漣波不會在AD9175輸出頻譜的1µV p-p雜訊基底內產生雜散。可以看出,LT8653S的1/f雜訊沒有超過最大允許漣波閾值,LC濾波器足以將LT8653S的基本切換漣波和諧波降至最大允許漣波閾值以下。

4LT8653S傳導頻譜輸出與1.8V類比電源軌的最大允許漣波閾值之間的關係。

結果:最佳化PDN

5顯示AD9175的最佳化配電網路。目的在提高效率,降低空間要求以及1中PDN的功率損耗,同時實現AD9175卓越的動態性能。雜訊目標是基於34所示的最大允許漣波閾值。

最佳化的配電網路由LT8650S和LT8653S Silent Switcher穩壓器,以及類比電源軌上的LC濾波器構成。在這個PDN中,1V類比電源軌由LT8650S的VOUT1供電,LT8650S後接LC濾波器;1V數位電源軌直接由同一個LT8650S的VOUT2供電,其後無需連接LC濾波器。對於AD9175,其數位電源軌對電源雜訊不太敏感,因此可以在不降低DAC動態性能的情況下直接為這些電源軌供電。具有LC濾波器的LT8653S直接為1.8 V類比和1.8 V數位電源軌供電。

1比較了最佳化PDN和標準PDN(如1所示,由一個四通道降壓開關和三個LDO穩壓器構成)的性能。從元件大小來看,最佳化後的解決方案比標準解決方案減小70.2%。此外,效率從69.2%提高到83.4%,整體節能1.0 W。

表1:AD9175最佳化PDN與標準PDN進行比較。

5AD9175高速DAC的最佳化PDN

為了驗證最佳化PDN的雜訊性能是否足以滿足高性能技術規格要求,此處對AD9175進行相位雜訊評估,並檢測載波周圍邊頻雜散的DAC輸出頻譜。1如2所示,相位雜訊檢測結果在資料手冊技術規格規定的限值內。AD9175輸出頻譜的載波頻率很乾淨,沒有可見的邊頻雜散,如6所示。

6:使用最佳化PDNAD9175輸出頻譜(1.8GHz–7dBFS載波)

 表2:使用圖5中的最佳化PDN時,AD9175在1.8GHz載波下的相位雜訊。

高速ADC的電源系統最佳化

單通道、12位元、6 GSPS或10.25 GSPS的RF類比數位轉換器(ADC)——AD9213具有6.5GHz輸入頻寬,支援高動態範圍頻率和需要寬暫態頻寬和低轉換誤差率(CER)的時域應用。AD9213具有16通道JESD204B介面,以支援最大頻寬能力。

7顯示現成評估板上AD9213高速ADC的標準配電網路,由一個 LTM4644-1 µModule四通道開關和兩個線性穩壓器構成。該解決方案的大小和能效都較為高效,但還有改進的空間嗎?如本系列文章所述,最佳化的第一步是量化AD9213的靈敏度——即實際設定PDN輸出雜訊的限值,以免導致ADC性能大幅下降。在這裡,我們將介紹使用兩個µModule穩壓器的另一種替代PDN解決方案,並比較該方案與標準現成解決方案的性能。

AD9213 10 GSPS ADC需要15個不同的電源軌,這些電源軌可以分為4組:1V類比(3個電源軌)、1V數位(6個電源軌)、2V類比(2個電源軌)和2V數位(4個電源軌)。

7:整合在現成評估板上的AD9213高速DAC的標準PDN

分析:雜訊要求

我們探討的最佳化解決方案使用兩個µModule穩壓器(LTM8024和LTM8074)和一個LDO後置穩壓器取代LTM4644-1 µModule四通道開關和兩個線性穩壓器。

8:在2.6GHz載波頻率下,AD9213高速ADC1V類比電源軌和2V類比電源軌的PSMR

8顯示在2.6GHz載波頻率下,AD9213的1V類比電源軌和2V類比電源軌的PSMR結果。1V類比電源軌的PSMR比2V類比電源軌更低,所以它更加敏感。

9顯示LTM8024 (具有和不具有LDO穩壓器)在強制連續模式(FCM)下的頻譜輸出。圖中還顯示最大允許電壓漣波閾值的疊加不會在AD9213輸出頻譜的–98dBFS雜訊基底中產生雜散。直接為1V類比電源軌供電時,LTM8024輸出中未經濾波的1/f雜訊和基波開關雜散超過了最大允許漣波閾值。

為LTM8024增加ADP1764 LDO後置穩壓器可將1/f雜訊、基本開關漣波及其諧波降低至最大允許漣波閾值以下,如9所示。 需要在線性穩壓器輸入端提供一些餘裕電壓。在本例中,從LTM8024輸出1.3 V至後置穩壓器的輸入。這個300mV符合LDO穩壓器的推薦餘裕電壓規格,同時能夠大幅降低其功率損耗;比標準解決方案使用的500mV更為合適。

9LTM8024頻譜輸出與1V類比電源軌的最大允許漣波閾值之間的關係。

對於2V電源軌:10顯示LTM8074 µModule穩壓器(具有和不具有LC濾波器)在強制連續模式下的頻譜輸出。圖中也顯示了最大允許電壓漣波閾值。此閾值代表電源漣波位準,當超過該值時,DAC載波訊號中的邊帶雜散將出現在AD9213輸出頻譜的–98dBFS雜訊基底上方。這裡,與1V類比電源軌類似,直接為2V類比電源軌供電時,穩壓器開關雜散會超過最大允許漣波閾值。但是,不需要LDO穩壓器,而是由LTM8074輸出端的LC濾波器將開關雜散降低至最大允許漣波閾值以下。

10LTM8074頻譜輸出與2V類比電源軌的最大允許漣波閾值之間的關係。

結果:最佳化PDN

11顯示根據電源靈敏度評估結果得到的最佳化配電網路。與標準解決方案一樣,它使用三個功率IC;在本例中,分別是LTM8024、LTM8074和ADP1764。在該解決方案中,LTM8024 µModule穩壓器VOUT1由ADP1764進行後置調節,以便為相對敏感的1V類比電源軌供電。1V數位電源軌直接由LTM8024的VOUT2供電。與AD9175 DAC類似,AD9213的數位電源軌對電源雜訊不太敏感,因此可以直接為這些電源軌供電,並且不會降低DAC動態性能。具有LC濾波器的LTM8074為2V類比和2V數位電源軌供電。

11AD9213高速ADC的最佳化PDN

3比較了最佳化PDN與現成標準PDN的性能。如7所示,標準PDN使用一個四通道降壓開關和兩個LDO穩壓器。元件大小減小15.4%,效率從63.1%提升到73.5%,整體節能1.0 W。

表3:AD9213高速ADC的最佳化PDN與標準PDN比較。

為了驗證最佳化PDN的性能,從SFDR和SNR兩個方面對AD9213進行評估,並檢查載波周圍邊頻雜散的FFT輸出頻譜。結果顯示,SNR和SFDR的性能在資料手冊提供的技術規格限值範圍內,如4所示。12顯示AD9213的FFT輸出頻譜,其載波頻率很乾淨,沒有可見的邊頻雜散。

表4:使用圖11中的最佳化PDN時,AD9213在2.6Ghz載波下的動態性能。

12:使用圖11中的最佳化PDN時,AD9213FFT頻譜(2.6GHz–1dBFS載波)

結論

高性能資料轉換器的現成評估板中包含配電網路,目的在滿足這些訊號處理IC的雜訊要求。即使這些評估板在設計時經過了仔細考量,配電網路仍有改善的空間。本文研究了兩種PDN:一種適用於高速DAC,一種適用於高速ADC。與標準PDN相比,最佳化解決方案在空間要求、效率,尤其是重要的熱性能方面都有所改善。透過替代設計或目前無法取得的元件,可以進一步改善某些參數。

本文作者:
John Martin Dela Cruz,ADI資深應用工程師
Patrick Errgy Pasaquian,ADI應用工程師 

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