功率感知訊號完整性分析在DDR5設計中至關重要
作者 : Brad Griffin，Cadence Design Systems 多物理場系統分析產品管理總監
每個工程師在早期階段學習的時候，都被要求必須遵守「時脈緣」(clock edge)。在數位領域中，透過全域和本 […]
每個工程師在早期階段學習的時候，都被要求必須遵守「時脈緣」(clock edge)。在數位領域中，透過全域和本地時脈樹的同步化，壓擺率(slew rate)和上升/下降時間全部結合起來才能讓產品運作。利用時脈訊號的上升緣和下降緣概念，增加數據的產出－－也就是所謂的雙倍資料速率(DDR)，革命性地改變了數位設計。
DDR當今已用於電腦系統的許多介面中，其中一個介面與處理器連接到記憶體有關。每個新的應用都會將該介面性能推到極限。例如人工智慧(AI)、機器學習(ML)和資料探勘等最新的應用，不斷地對這些介面提出更嚴苛的要求。
DDR介面的最新版本發展主要針對高頻寬的SDRAM，2017年開始開發DDR5。2020年7月發佈JESD79-5 DDR5 SDRAM標準，比預期的時間稍晚，也更加讓人熱切期待。
DDR5帶來了什麼？
DDR5優於DDR4之處主要在於它承諾能夠於降低功耗以及倍增頻寬。這表示頻寬從3.2Gbps 增加到 6.4Gbps，時脈頻率相應地從1.6GHz 增加到3.2GHz。在降低功耗方面，則是將供應電壓微幅降低(0.1V)到1.1V。
這伴隨著電源管理從主機板到雙線記憶體模組(DIMM)的轉換。DIMM的容量也得以從16Gb 增加到64Gb，使得記憶體模組容量增加。通道數的改變也與其相輔相成，每個DIMM從1個通道增加到2個通道，每個通道有40位元的資料通道，相對於DDR4只有一個72位元的資料通路。整個資料位元的數目保持一致，但是透過2個通道提供，從而影響時脈訊號的產生和分配。這將能夠改善訊號的完整性。
儘管較低的供應電壓能夠降低功耗，它也伴隨著較小的雜訊容限，這將會影響到設計。然而，DDR5也能夠讓電源管理IC (PMIC)從主機板移到記憶體模組上。這另一項顯著的改變，讓電源管理、電壓規則和開機序列更具體地接近模組上的記憶體元件。這應該有助於實現電源完整性(PI)，並針對PMIC的運作提供更好的控制。
設計的挑戰：PI和SI
很明顯地，在標準的發展過程中已經考慮了訊號完整性，但將PMIC移轉到模組上也應該有其優勢。然而，設計人員仍將必須考慮電源感知訊號完整性的整體影響。一個傳統的工作流程是假定一個理想的電源分佈網路(PDN)，且可能忽略耦合了訊號、電源和接地層對整個PCB上訊號完整性的影響。如果電源完整性和訊號完整性被分開來分析的話，功率感知訊號完整性就會被忽略。
這包含了同步切換雜訊(SSN)，它被視為在PCB上的接地彈跳。SSN具有改變接地層之電位能的效應，或著它本身也可能顯現為電源軌的下降；這是由於同時發生多個電源汲極交換，且需要超過PDN在該瞬間所能提供的功耗所引起的。高速平行的匯流排，例如DDR，特別會受到SSN的影響，尤其當多個訊號一起切換的時候(參見圖1)。
圖1：利用2D和3D 眼圖，比較DDR5的訊號品質與JEDEC的規格要求。(來源：Cadence Design Systems)
準確地針對SSN的效應進行建模並不是簡單的事情，大多數的傳統EDA工具利用不同的功率感知模型來解決這個問題；例如，IBIS 5.0+模型和互連模型。大多數的訊號完整性分析工具並不能執行SSN分析，一旦線路佈局完成後，就可以使用功率感知互連模型。這表示設計期間的雜訊分析通常受限於設計規則和幾何規則的檢查上。
FDTD方法
在當今所採用的多數模擬技術中，訊號分析和PDN之間基本上是不相連的。這是因為底層的模擬技術早在以Gbps速度執行的平行匯流排(如DDR5)構思完成之前就被已經開發出來了。
通常SPICE模式可能根據其複雜性而不同，利用時域模擬以產生一個準確的RLC模式，而有時則是假設在理想的接地狀態。這個時域模擬模型的結果，是以經由模擬擷取的簡單頻率響應為基礎。該權益之計犧牲了準確性，但實現了更高的頻率，工程師因而轉向能以混合解算器創造的S-參數。SPICE模型和S-參數都是有用的，特別是因為S-參數不包含任何低頻或直流(DC)資訊。
有限差分時域法(FDTD)與混合解算器共同作用，可將覆蓋範圍延伸到訊號、電源和接地線。整合並結合許多求解器結果以解決電路佈局的工具，以及傳輸線路和電磁場，這些工具更適合在數據和電源/接地層之間提供時間變化的相互作用。 一個範例是Sigrity SPEED2000 引擎，它利用FDTD方法來分析IC封裝和PCBs的線路布局。
簽核的模擬
利用FDTD方法來支援一個快速設計流程，可存取支援多域規則檢查和模擬的功率感知訊號完整性分析。但是最終的簽核仍需轉換至3D全波建模方法，這才能提供所需的準確性(參見圖2)。
圖2：訊號完整性的簽核過程需要準確的3D建模，它耦合了跨多層與多結構的訊號。(來源：Cadence Design Systems)
這個準確度是以運算功耗和模擬時間為代價的。它能以區隔的方式來處理，但只能將問題分割到較小的片段；這些過程仍需要進行處理。
這就是平行化所能提供的真正效能優勢。利用有限元素分析(finite element analysis；FEM)為基礎的方法，整個工作被分成更小的部份，能夠被分散到一個大量平行架構中，例如資料中心或雲端伺服器。分析的結果則根據頻率響應，而被重新組合成一個S-參數模型。FEM的分析結果是由Clarity 3D Solver所提供的，然後利用Sigrity技術來分析這些模型。
用於DDR5的功率感知訊號完整性
傳統的訊號分析通在假設PDN是理想的狀態運作。這是為了便利和權宜之計而不為準確性。當我們轉進具有6.4Gbps資料傳輸速率和3.2GHz系統時脈的DDR5的領域，功率感知訊號完整性的問題就變得更明顯了。
如果工程師希望採用由DDR5所提供的效能，它會越來越需要利用功率感知訊號完整性分析，以分析一個系統中的所有關鍵節點部份：晶片、封裝和PCB。這個分析層次能夠給底層的運算平台帶來巨大的需求，更不用說其所需的總設計時間。
沒有單一方法能夠提供完整解決功率感知訊號完整性分析所需的覆蓋範圍。在此我們建議完整地看待這項分析，而最主要的需求是透過一系列的工具，最終將訊號、功耗和接地視為一個完整的電氣系統來分析。
在這一系列的工具中，設計人員能夠利用電氣規則檢查(ERC)和預估的電源和地面層的雜訊耦合。然而，最終的解決方案必須包含結合快速與準確域解算器的功率感知訊號整合分析以實現互連擷取。
(參考原文：Why power-aware signal integrity analysis matters in DDR5 design，by Brad Griffin)
從無線連接、更快的處理和運算、網路安全機制、更複雜的虛擬實境(VR)到人工智慧(AI)等技術，都將在未來的每一個嵌入式系統中發揮更關鍵功能。「嵌入式系統設計研討會」將全面涵蓋在電子產業最受熱議的「智慧」、「互連」、「安全」與「運算」等系統之相關硬體和軟體設計。
會中將邀請來自嵌入式設計相關領域的研究人員、代表廠商以及專家，透過專題演講、產品展示與互動交流，從元件、模組到系統，從概念設計到開發工具，深入介紹嵌入式系統設計領域的最新趨勢、創新和關注重點，並深入分享關於嵌入式系統設計的經驗、成果以及遇到的實際挑戰及其解決方案。
加入LINE@，最新消息一手掌握！
