以最佳化電容提高ADC的速度和功率

作者 : Don Dingee,Planet Analog特約作者

本文介紹幾個研究說明如何以最佳化電容提高ADC的速度和功率;其重點並不在於創建新穎的ADC架構,而是針對速度和功耗最佳化電容設置和寄生電容...

製造快速類比數位轉換器(ADC)有何難?在數位領域,減小幾何尺寸和提高時脈速度通常可提高性能,但在類比領域,降低電晶體尺寸和加快時脈頻率卻可能無法解決問題。除了對每秒十億次採樣(GSPS) ADC的商業研究外,一些大學中也設立了研究計劃,致力於最佳化設計並馴服固有的電容器剋星。這些研究結果有助於提高ADC的速度、降低其功耗,並在較低速度下實現更多的節能。

有三種架構脫穎而出,主要在於取代快速但複雜、耗電且難以校準的閃速轉換器。有許多工作都專注於連續漸近式暫存器(SAR)ADC和Δ-Σ ADC,或是兩者的混合,即縮放式(zoom) ADC。用極其簡單的術語來說,它們都使用數位類比轉換器(DAC)輸出而與輸入的類比樣本進行比較,然後採用各種迴路濾波和校正技術,在幾個比較週期後得出結果:從N+1開始,N是所需的解析度位元。

上面提到的電容器這個老剋星,經常讓大多數類比工程師們又愛又恨。電容值太小,就會引起訊號振鈴和電源軌顫動。電容值太大,則會使訊號減慢而變得像泥漿一樣停滯不前。要想讓事情恰到好處是很困難的。匹配電容器很難,而寄生電容會出現在不方便的地方,特別是當幾何尺寸微縮時。對於超低功率電路來說,電容器也可能是個壞消息,因為它會在電壓波動時吸收充電電流。

為了瞭解事情的進展,以下挑選了幾個自2020年以來發表的研究報告,供大家先睹為快。在此也提前向其他致力於ADC改進的團隊致歉。

瞄準SAR DAC電容陣列

瑞典隆德大學(Lund University)博士後研究員Siyu Tan於2020年發表的一篇論文,清楚地總結了ADC設計人員所面臨的問題,而他所創造的設計也展示了不同的方法。主要研究結果來自使用7x時間交錯的10位元同步SAR (SSAR)和非同步SAR (ASAR)設計,並採用了22nm FD-SOI CMOS製程實現。

這些設計中的DAC採用分離式電容器陣列和橋式電容器,取代了傳統的二進制加權N位元電容器,從而將總電容減少了一半。最佳化底板採樣,則使充電功率降低了93%以上。這為冗餘位元開闢了空間,從而有助於穩定時間和抵消非線性。ASAR ADC以1.4GSPS進行模擬,其在電容陣列和簡化的時脈緩衝方面大幅節省了功耗。

圖1:此二進制加權陣列顯示了底板採樣(a),並與針對sub-DAC和主DAC的分離電容器陣列(b)進行了比較。 (圖片來源:High-Speed Analog-to-Digital Converters in CMOS, Lund University, 2020)

在IEEE收費牆(paywall)的背後還隱藏著2021年5月發佈的更重大進展細節。美國楊百翰大學(Brigham Young University)的一支更大研究團隊創建了一個8位元、10GSPS、8x時間交錯的SAR,它看起來像一個ASAR架構,在時脈緩衝方面具有類似的節能效果。主要研究人員之一Eric Swindlehurst在賽普拉斯半導體(Cypress Semiconductor,如今是英飛凌科技的一部份)工作。在經過三年設計和另一年的測試後,得到了採用28nm CMOS製程實現的ADC,它在10GSPS下僅消耗21mW功率。

該研究團隊在電容器陣列之後全力以赴,對電容器進行了對稱分組,同時調整了板面積和間距,從而消除三分之二的底板寄生電容。冗餘位元還以量化的sub-radix-2微縮為其設計提供了幫助。他們還採用了雙路自舉開關配置,將訊號與寄生電容分離,從而消除了非線性並將無雜散動態範圍提高了5dB以上。

在迴路中尋找更多電容器

而在另一個方向,荷蘭台夫特理工大學(Delft University)的一支研究團隊開始研究節能、高線性、高動態範圍的連續時間縮放音訊ADC。當其處理音訊時速度明顯降低,但在行動裝置中,功耗至關重要。再次強調,關鍵問題是許多設計中所使用的開關電容器前端會消耗功率。

台夫特大學的團隊將非同步5位元SAR ADC與三階單位元連續時間Δ-Σ調變器進行了結合。他們深入研究前饋迴路濾波器,平衡了功耗、雜訊和線性度等因素。在三個積分級中,減少了積分電容並增加了串聯電阻,從而使輸入看起來是電阻性的。研究人員並深入到每個整合放大器內部,添加了一個斬波器以降低1/f雜訊,類似地將阻抗改變成電阻性。

圖2:在積分級周圍添加帶有串聯電阻的簡化連續時間縮放ADC。(圖片來源:A Continuous-Time Zoom ADC for Low Power Audio Applications, Delft University)

該設計採用160nm製程建置,在20kHz頻寬中實現108.1dB峰值SNR、106.4dB峰值SNDR以及108.5dB動態範圍,功率消耗僅618μW。

見微知著

這三個例子都有一個共同的主題:重點並不在於創建新穎的ADC架構,而是針對速度和功耗最佳化電容設置和寄生電容。有些任務是在22nm節點上完成的,這是通常較保守的類比設計之一大轉變。未來,如果能在商業設計中看到這項研究成果出現,以及代工廠是否協助類比設計團隊擷取這些看似微小但意義重大的最佳化,將會非常有趣。

(參考原文:Optimizing capacitance to boost speed and power in ADCs,by Robert Sheehan)

本文同步刊登於EDN Taiwan 2021年9月號雜誌

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