3D堆疊突破4層! 為更強大的小型運算晶片鋪路

作者 : A*STAR

IME開發出多晶圓熔合/接合製程,以及可堆疊多達四層晶圓的一步TSV製程。相較於傳統的2D製造技術,這種將面對面和背對背晶圓接合以及堆疊後一步TSV相結合的新途徑可以顯著降低成本,並提高量產,使成本大幅降低50%...

新加坡科技研究局(A*STAR)旗下微電子研究院(Institute of Microelectronics;IME)的科學家開發出可以堆疊多達四層半導體晶圓的突破性技術,使生產成本降低50%。該技術可望用於未來的CPU和GPU上,或許真正的新一代3D晶片堆疊就在眼前。

為了持續縮小晶片尺寸並提高性能,在晶片製造時經常面對種種挑戰,透過稱為「晶圓接合」(wafer bonding)的3D晶片技術——將一個晶片或IC層疊在另一個晶片或IC上,將有助於解決挑戰。

使用矽穿孔(TSV)方法則可將多個晶片垂直堆疊在一起,從而創造出更快、更小、功耗更低的CPU。TSV還有助於實現更高效的散熱並提高電源效率。因此,透過這種方法,使用熔合/接合技術實現兩層以上的多層晶圓到晶圓(W2W)堆疊至關重要。

IME成功開發出多晶圓熔合/接合製程,以及可堆疊多達四層晶圓的一步TSV製程。相較於傳統的2D製造技術,這種將面對面和背對背晶圓接合以及堆疊後一步TSV相結合的新途徑可以顯著降低成本,並提高量產,使成本大幅降低50%。

相較於之前台積電(TSMC)和AMD的SRAM堆疊技術,IME開發的這項新技術更進一步突破。在AMD展示採用3D堆疊技術的Ryzen9 5900X處理器原型設計中,基於台積電無損晶片堆疊技術的產品只有兩層,第一層是Zen 3架構的CCX,第二層是96MB的SRAM快取。IME的研究人員展示的新製程則透過TSV方法,成功鍵合了四個獨立的晶圓層,並允許不同模組之間的通訊。

這樣的技術帶來的好處是顯而易見的,可讓晶片由不同製程的元件在不同晶圓製造,在近期英特爾(Intel)的演講中可以感覺其新晶片設計已朝此方向的思路發展了。但這樣的堆疊當然也會帶來其他問題,如晶片效率雖高了,但還要面對散熱問題,預計也將會看到許多直接用於晶片上的散熱技術浮現。

Masaya解釋說,利用融合/混合鍵合技術實現兩層以上多層W2W堆疊的能力對於下一代產品至關重要。這包括各種應用,例如行動運算、高性能運算和繪圖運算,都需要具有成本效益的3D整合技術。

Masaya說:「3D整合、TSV製程和多晶圓熔接技術的突破,將使元件製造商能夠更有效地整合具有高附加價值的3D產品。對於設備製造商、設備供應商和材料供應商而言,這一發展將意味著具有更低成本3D DRAM和製造的新商機。」

本文原刊登於EDN China網站,夏菲編輯

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