新一代DDR5記憶體帶來哪些改變?

作者 : Tektronix

DDR5與DDR4差別很大,實際上更像LPDDR4。DDR5帶來哪些變化?

從擴增實境(AR)到人工智慧(AI)、雲端運算再到物聯網(IoT),5G正在引爆新技術成長,同時也在點燃其所產生的資料量。資料量越來越大,隨之而來的是儲存和快速存取需求,DDR5之類的技術變得空前重要。資料中心需要持續儲存、傳送和處理這些資料,推動著高速信令的極限,也對於記憶體帶來了前所未有的測試挑戰。

具體有哪些變化?DDR5與DDR4差別很大,實際上更像LPDDR4。DDR5帶來9個變化。

速度更快。首先也是最重要的,資料速率達到6.4Gbps,而DDR4最高只有3.2Gbps,並預計在未來幾年內把速度上限推高到8Gbps以上。通道結構與LPDDR4類似,ECC中也有兩條獨立的40位元通道。還有更高的預讀取、更高的突波長度和更高的行列組,這些都提高了效率,實現了高速模式。

DDR5帶來的另一大變化是寫入不再居中。DQS和DQ之間有固定的偏置,因此不能只在示波器上測量DQS和DQ之間的延遲,以推算出是讀取還是寫入。不再這麼容易了!讀取寫入突發分隔都將變得更複雜。

新的時脈抖動測量。DDR5導入了Rj、Dj和Tj測量,代替了周期和周期間抖動測量。Rj指標在最大數據速率下變得非常緊密。優越的訊號完整性對滿懷信心地測量這些參數變得至關重要。

「去嵌入」在更高的DDR5數據速率下變得更關鍵。去嵌入是一種移除探棒和內插器負載的技術。它還用來把探測點以虛擬方式從DRAM球移到DRAM晶片,以使反射達到最小。我們想看到Rx看到的是什麼。為成功地創建去嵌入濾波器文件或傳遞函數,要求s-par文件,而且數量很多。想法是在SoC封裝、電路板模型、DRAM封裝、內插器、探棒及IO設置中使用s-par模型,如Tx驅動強度和Rx ODT (如有),盡可能如實模擬DDR通道。如果沒有s-par模型,還可以使用簡單的傳輸線參數,如傳播延遲和特性阻抗,這透過在示波器螢幕上測量反射來實現。

我們將第一次在接收機中支援Rx等化、4階DFE。DDR5提高了數據速率,而不用把DQ匯流排遷移到差分信令,也就是說,DQ匯流排仍是單端的,與DDR3/4相同。然而,記憶體通道有大量的阻抗失配點,由於反射而提高了整體ISI。在數據速率超過4800Mbps時,DRAM球的數據眼圖預計會閉合。DDR5 DRAM Rx實現了4階DFE,幫助等化DQ訊號,在接收機鎖存數據後張開數據眼圖。此外,RCD的CA Rx還需要DFE,以確保可靠地擷取號。

DDR5另一個明顯變化是包括一條回路(loopback)通道。從DDR5的接腳圖來看,您會發現專用的DQS/DQ回路接腳。其用來實現獨立DRAM RX/TX表徵。回路通道至關重要。事實上,我們正​​是透過回路通道,才知道接收機真正即時做了哪些決策。它是所有不同接收機之間共享的一條單線,由於訊號完整性差及其他原因,我們只能發回每第四個位或每第二個位,所以有充足的時間,能夠確保外部接收機或誤碼檢測器能夠以100%準確度校驗晶片上Rx的品質。

DDR5需要使用BERT和/或通用圖形產生器進行DRAM Rx/Tx測試。這要求一套全新測試,包括電壓和頻率靈敏度及壓力眼圖測試,在DDR3/4中是沒有這些測試的。其概念很簡單,任何人都應能夠使用標準化JEDEC夾具,根據JEDEC規定的測試程序,執行標準測試,確定DRAM Rx/TX的健康狀況。

準確的壓力校準將成為DDR5 RX測試中的大問題,而且要獲得準確的S參數模型,這兩者都必須進行估算並測量,包括所有區段。另一個關鍵特性是能夠準確地或很好地猜出測量深度及示波器記錄長度,這樣就不會浪費太多的時間。

DRAM Rx/Tx測試將面臨巨大的資料庫管理問題。數量龐大的s-par文件、反嵌模型和測量結果的自動化和管理,將變成一個噩夢。想像一下,不同廠商多種DIMM配置,以不同速度等級測試80多個接腳,這將非常非常困難。

相較於DDR3/4,DDR5改善了頻寬、密度和通道效率。但資料傳送速率越高,訊號速度越快,要求一致性測試、除錯和驗證的測量性能越高。Tektronix TekExpressDDR5發射機解決方案改善了自動化,有助於工程師克服各種DFE所帶來的分析挑戰,採用用戶自定義採集和DDR5去嵌技術及序列資料鏈路分析(SDLA )技術,更具信心地高效驗證和除錯DDR5設計。

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