ISSCC 2021:台積電勾勒半導體世界創新未來

作者 : Don Scansen,EE Times專欄作者

台積電(TSMC)董事長劉德音在2021年度國際固態電路會議(ISSCC)開場專題演說主題是「揭密創新未來」(Unleash the Future of Innovation),他談到了許多引領半導體技術發展至今的創新,以及繼續向前邁進的潛在途徑。

晶圓代工大廠台積電(TSMC)董事長劉德音在以虛擬(線上)模式舉行的2021年度國際固態電路會議(ISSCC)開場專題演說中表示,半導體整合每踏出成功的一步,背後都需要付出越來越多的努力,而最新一代的3奈米製程節點將會如期實現。

因為新冠病毒肺炎疫情影響,今年的ISSCC (EETT編按:美國時間2月13日至22日)改以全線上方式舉行,而且也沒有因此改變將各場輔導課程與短會議安排在周末舉行的慣例。而筆者在會議第一天就從加拿大的渥太華(Ottawa)準時上線,這是我第一次穿著家居服(參加)全體大會,也是我第一次在聽演講的時候還在一邊敲鍵盤(我不知道這是我自己覺得打字聲音太難聽還是出於禮節,總之我從不曾在任何現場聽演講或簡報時同時使用我的筆記型電腦)。

劉德音在今年ISSCC的開場演說主題是「揭密創新未來」(Unleash the Future of Innovation),他談到了許多引領半導體技術發展至今的創新,以及繼續向前邁進的潛在途徑。在演說中一個不時浮現的主題是「技術民主化」,也就是如他所言,儘管技術通常一開始掌握在少數人的手中,但最後仍是由眾人所享受;台積電將其超大型晶圓廠製造視為讓先進技術能儘可能讓世界上多數人受益的關鍵。

超越摩爾定律

為了將先進技術推廣到全世界,需要不斷找到方法來維持技術進展;這是著名的摩爾定律(Moore’s Law)原本承諾的前景──電晶體單位成本應該要維持下降。而劉德音在演說中也強調,半導體製程微縮的腳步並未減緩,積體電路的功耗、性能與電晶體密度仍在持續進步。劉德音表示,台積電的3奈米製程按照計畫時程發展,甚至比預期進度超前了一些;因此我們也有信心看到未來節點將會如期而至。

 

半導體新一代製程節點的性能與上市時程如預期進展。(資料來源:ISSCC 2021)

傳統上,半導體製程微縮仰賴微影技術;現在,藉由極紫外光微影(EUV)技術,產業界已經打破前一代微影技術的尺寸限制,不過產量仍是一個問題。評估EUV技術一個很重要的基準是圖形化(patterning)的總成本,而因為比起採用多重圖形化、多次曝光方式,EUV能使用較少層數的光罩,不難想像其成本可達到理想的水準。不過劉德音也表示,EUV功耗極大,為此台積電已經取得350W照明光源技術突破,可支援5奈米量產甚至到1奈米節點。

自從以矽基互補金屬氧化物半導體(CMOS)技術為核心的新式閘極堆疊材料在本世紀稍早問世以來,材料創新的重要性變得日益顯著。台積電在5奈米節點導入了一種高遷移率通道(high mobility channel,HMC)電晶體,是將鍺(germanium,Ge)整合到電晶體的鰭片(fin)中。而導線也利用鈷(cobalt)與釕(ruthenium)材料持續挑戰極限。

HMC是CMOS製程延續許多代的主力──鰭式場效電晶體(FinFET)在鰭片區域的材料改變,但即使是FinFET也即將達到生命週期終點。台積電將轉向具備環繞式閘極(gate all around,GAA)通道的奈米薄片(nano-sheet),以提供比FinFET更多的靜電控制。

劉德音指出,新一代元件能實現更小的汲極引致能障下降(drain induced barrier lowering),以及更好的次閾值擺幅(sub-threshold swing);這些特性實際上的優勢何在?台積電下一代平台能為SRAM帶來更低的供電電壓,提供0.46V的可靠快取運作,隨著晶片上快取的需求越來越高,能將耗電降低到0.5V以下,勢必能改善晶片的整體功耗。

 

台積電技術藍圖中的FinFET接班技術是環繞式閘極奈米薄片電晶體。(資料來源:ISSCC 2021)

設計-技術協同最佳化(Design & Technology Co-Optimization,DTCO)的概念,將原本各自孤立的設計與製造思維轉為一種合作體制,如此一來,一旦刻印出的特徵尺寸像是閘極間距(gate pitch)再也無法定義新技術節點,晶片密度仍有可能繼續增加。

DTCO能維持新節點1.8倍的邏輯閘密度提升,以及晶片尺寸35%~40%的微縮。這種跳脫框架的模式為系統單晶片(SoC)設計的重要領域帶來進展,這通常無法因為製程技術演進而有所改善。DTCO不但能讓類比與I/O區塊改善,還有數位電路區塊。

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