2021年5/3nm晶片之戰

作者 : 趙明燦,EDN China

2021年,代工廠正在加緊各自5nm甚至3nm先進製程的進程。與此同時,下游晶片商又必須在基於哪種製程設計下一代晶片做出決定。這就可能影響到在3nm是延續現有的FinFET發展,還是在3nm或2nm採用最新的環閘電晶體(GAAFET)技術。未來,隨著FinFET能力的耗盡,晶片製造商還必須轉移到奈米片(Nanosheet) FET等更先進的環閘技術…

從2007年高通(Qualcomm)首款採用65nm製程的Snapdragon S1問世,到2020年底新推出的5nm製程Snapdragon 888,處理器製程節點實現了數代演進,性能、功耗、面積和成本都取得巨大發展。

先前有消息指出,在經過兩代7nm節點產品(Snapdragon 855和865)由台積電(TSMC)生產後,2021年,高通計畫將其首款搭載5nm製程的Snapdragon 888轉交由三星(Samsung)生產。與此同時,蘋果(Apple) iPhone 12系列和iPad Air 2020中的A14 Bionic,以及華為Mate 40系列中所採用的麒麟9000晶片組,則都採用台積電最新的5nm製程生產。但根據最新消息,由於三星5nm製程功耗「翻車」,Snapdragon 888生產仍將有賴台積電支援。

一方面,代工廠正在加緊各自5nm製程的市場進程;另一方面,下游晶片商又必須在基於5nm製程設計下一代晶片,還是轉向3nm或更先進節點之間做出決定。

圖1 台積電製程節點發展藍圖。(圖片來源:WikiChip)

這就可能影響到在3nm節點是延續現有的FinFET技術發展,還是在3nm或2nm節點採用最新的環閘電晶體(GAAFET)技術。GAAFET是從FinFET演變而來,這種新電晶體可提供更好的性能,但是難以製造、價格昂貴,因此遷移到這個技術就可能很痛苦。從好的方面來說,業界正在開發新的蝕刻、圖案化等技術,以幫助向這些節點發展鋪平道路。

GAAFET推出的時間表可能因代工廠而異。三星和台積電都採用FinFET生產7nm,也都採用FinFET過渡到5nm,這些製程節點可同時實現速度和功耗的改進。但是到未來的3nm,三星計畫轉移到奈米片(Nanosheet) FET之類的GAAFET技術。同時,台積電則計畫首先在3nm推出FinFET,然後在3nm的後期或2nm推出GAAFET。台積電將FinFET延續到3nm的舉動合乎邏輯——轉向新電晶體可能為客戶帶來潛在的干擾,但最終FinFET就是行不通了,所以台積電後續只能轉移到GAAFET技術。

其他公司也都在開發高階製程。英特爾(Intel)目前正在交付10nm產品,並在研發7nm (英特爾的10nm與代工廠的7nm類似)產品。同時,中芯國際正在加強16nm/12nm FinFET佈局,其10nm/7nm則處於研發中。

所有高階製程都很燒錢,而且並非所有晶片都需要3nm等高階製程。實際上,由於成本不斷上升,許多人都在探索其他方案。獲得擴展優勢的另一種方法是將高階晶片整合到同一個封裝中,多家公司都在開發新的高階封裝類型。

圖2 平面電晶體、FinFET與奈米片FET三者比較。(圖片來源:三星)

微型化是否走到了盡頭?

晶片由三部分組成:電晶體、觸點和互連。電晶體用作元件中的開關,高階晶片擁有多達350億個電晶體;互連位於電晶體的頂部,由微小的銅佈線方案組成,用於將電訊號從一個電晶體傳輸到另一個電晶體。電晶體和互連之間透過中間工序(MOL)連接,MOL由微小的接觸結構組成。

IC微型化是推進設計的傳統方法,它是將每個製程節點的電晶體規格縮小,然後將其整合到單個裸晶上。

因此,晶片製造商每18~24個月就會透過電晶體密度的提高而推出一種新製程技術。每種製程都會取一個數位節點名稱,最初,節點名稱與電晶體閘極長度尺寸相關。在每個節點上,晶片的電晶體規格都是微縮0.7倍,這樣,在相同的功率下性能就提高40%,面積就減少50%。晶片微型化技術讓新的電子產品實現了更多功能。

晶片製造商在邁向各個製程節點的過程中都遵循這個趨勢。但是,到20nm時,傳統的平面電晶體就行不通了,此時發生了很大的改變。從2011年開始,晶片製造商開始向FinFET遷移,從而延續摩爾定律的發展。

然而,FinFET製造起來更燒錢。結果,製程研發成本暴增。因此,現在完全微縮節點的節奏從18個月延長到了30個月,甚至更長。

在高階節點上,英特爾繼續遵循0.7倍的微縮趨勢。但是從16nm/14nm開始,其他廠商偏離了這個趨勢,這在市場上造成了一定的混亂。

圖3 全球高階製程密度對比。

那時,節點名稱變得模糊,不再與任何電晶體規格相關;今天,節點名稱只不過是市場術語,這個指標變得越來越沒有意義且具有誤導性。例如,在5nm或3nm節點,幾何圖形不再是5nm或3nm,此外,供應商之間的製程通用性大大降低。對於同一節點,從台積電到三星,還有英特爾,性能都不再相同。

高階節點的微型化速度也在放緩。通常,7nm製程的接觸式多晶間距(CPP),其範圍從56nm~57nm,金屬間距為40nm;到5nm,CPP約為45nm~50nm,金屬間距為26nm。CPP是一個關鍵的電晶體指標,用於度量源極和汲極觸點之間的距離。

另外,價格/性能優勢不再遵循相同的曲線,因此許多人都認為摩爾定律已走到了盡頭。

隨著多重圖案和EUV成本的增加,摩爾定律的經濟方面開始下降。未來,運算能力的提高可能來自新的設計和體系結構而不是微型化,亦即未來晶片的運算能力將會繼續提高,但其成本的下降速度不一定會再與過去相同。

圖4 微影原理。

晶片微型化並沒有完全消失。人工智慧(AI)、伺服器和智慧型手機等對更快晶片的追求推動了高階節點的發展。但是,並不是所有人都需要高階節點。成熟製程晶片的需求仍然旺盛,例如5G智慧型手機中所使用的RF IC和OLED驅動IC,以及針對運算和固態驅動器應用設計的電源管理IC。

FinFET微型化

同時,在晶片微型化方面,多年來晶片製造商都遵循相同的製程路線圖,並且電晶體類型相同。2011年,英特爾在22nm轉向FinFET,其他代工廠則是從16nm/14nm開始。

在FinFET中,電流的控制是透過在鰭片的三個側面分別製造閘極而實現。每個FinFET具有兩到四個鰭,每個鰭片都有不同的寬度、高度和形狀。英特爾第一代22nm FinFET的鰭片間距為60nm,鰭片高度為34nm。然後,在14nm,英特爾FinFET的鰭片間距和高度都變成42nm。因此,英特爾是利用將鰭片做高做薄來實現FinFET的微型化。

在10nm/7nm上,晶片製造商遵循相同的方法來實現FinFET微型化。台積電在2018年推出了首個7nm FinFET製程,隨後是三星。同時,英特爾在經歷了幾次延誤後於2019年實現10nm出貨。

未來,代工產業的競爭將更加激烈。三星和台積電正在加大5nm和各種半節點產品的生產和3nm的研發。與7nm相比,三星的5nm FinFET技術可將邏輯面積最多增加25%,功耗降低20%,性能提高10%。相較之下,台積電的5nm FinFET製程在相同的功耗下速度提高15%,或者在相同速度下功耗降低30%,邏輯密度為7nm節點的1.84倍。

晶片製造商在7nm和5nm節點進行了一些重大改變。為了對晶片中的關鍵特徵實現圖案化,兩家公司從傳統的193nm微影技術過渡到了EUV微影技術,使用13.5nm波長的EUV可以對此進行簡化。

但EUV不能解決晶片微縮方面的所有挑戰。解決這些挑戰需要使用多種技術,除了微型化外,還包括新材料的使用、新型嵌入式非揮發性記憶體和高階邏輯架構、沉積和蝕刻新方法,以及封裝和小晶片設計的創新。

同時,三星和台積電也在默默準備3nm製程。過去,晶片製造商遵循相同的路線,但是今天卻出現了分歧。3nm可能有幾種不同的方案,例如FinFET和環閘。這樣客戶就可以根據自己的需求在成本、密度、功耗和性能方面做出權衡。

如前所述,三星將推出3nm的奈米片FET。台積電也在對此進行研究,但其計畫將FinFET延續到下一代。該公司將在2021年第三季度推出3nm FinFET,GAAFET則是在2022或2023年左右。對此,下游晶片商必須在成本和技術之間做出折衷,而延續FinFET是一條更安全的途徑,因此許多晶片商認為台積電是一家低風險供應商。

不過,在某種程度上,GAAFET技術可提供更高的性能。據悉,與3nm FinFET相比,3nm GAAFET具有較低的閾值電壓,並且有可能將功耗降低15~20%。但是,由於MOL和後段製程(BEOL)相同,因此性能差異可能會低於8%。BEOL和MOL是高階晶片的瓶頸,接觸電阻是MOL中的一個問題。

BEOL用於實現晶片內的銅互連。在每個節點,由於互連尺寸變得越來越小,晶片中的阻容(RC)延遲問題變得嚴重。雖然FinFET和GAAFET類型不同,但它們在3nm可能具有類似的銅互連方案,RC延遲對於兩種電晶體都是一個問題。

還有其他挑戰。當鰭片寬度達到5nm時,FinFET就行不通了,因此5nm/3nm FinFET遇到了這個極限。另外,與其他節點有兩個或更多鰭片相比,3nm FinFET可能只有一個鰭片,這就對鰭片的驅動功率提出更高的要求。

將FinFET擴展到3nm的一種方法是使用鍺材料作為P通道。具有高遷移率通道的3nm FinFET可提高性能,但存在一些整合挑戰。

轉向奈米片FET

最終,FinFET微型化將會停止,因此晶片製造商必須轉移到新的電晶體,即奈米片FET或相關類型。

奈米片FET的趨勢始於2017年,當時三星推出了3nm的多橋通道FET (MBCFET)——MBCFET是一種奈米片FET (奈米片FET又是一種GAAFET),其量產定於2022年開始。

台積電也在研究奈米片。與5nm FinFET相比,奈米片提供了適當的微縮,而且具有一些優勢。奈米片FET的側面基本上是個FinFET,然後將閘極包裹在其周圍。奈米片由幾個分開的、垂直堆疊的水準薄片組成,每個薄片形成一個通道。

閘極圍繞在每個薄片周圍,從而形成GAAFET。從理論上講,由於電流的控制是在這種結構的四個側面完成,因此奈米片FET可以提供更高的性能,並且漏電更少。

最初,奈米片會有四個左右的薄片。典型的奈米片寬度為12nm~16nm,厚度為5nm,這就是奈米片不同於FinFET的地方。FinFET用有限數量的鰭片進行量化,這對設計人員帶來了一些限制。奈米片的優勢在於它可以具有不同的奈米片寬度,根據設計人員的需求,每個元件可以具有不同的寬度,這為設計人員提供了一些自由,並能在性能和功耗方面實現更好的平衡。例如,具有較寬薄片的電晶體可以實現更大的驅動電流;具有較窄的薄片可以實現較小的元件,但是驅動電流較小。

奈米片與奈米線有關。奈米線是用電線而非薄片形成通道,通道寬度有限,因此驅動電流較小。這些就是奈米片FET蒸蒸日上的原因,但是,在3nm左右,這項技術和FinFET面臨一些挑戰。FinFET面臨的挑戰是在微縮閘極長度的情況下對鰭片寬度和鰭片輪廓進行量子控制。奈米片面臨的挑戰是N/P失衡、底片效率、間隔層、閘極長度控制和元件覆蓋率。

考慮到這些挑戰,奈米片FET將需要時間來加速。

在簡單的製程流程中,奈米片FET開始於在基板上形成超晶格結構。外延工具在基板上交替沉積多層矽鍺(SiGe)和矽——至少包含三層SiGe和三層矽。然後使用圖案化和蝕刻在超晶格結構中形成垂直鰭,超晶格結構和鰭片形成需要精確的CD控制。

隨後的工序就比較麻煩了:內間隔層的形成。首先要使超晶格結構中的SiGe層的外部凹陷,這樣就能產生小空間而充滿電介質材料,內間隔層用於減少閘極到源極/汲極的電容,其製程式控制非常關鍵。

作為解決方案,IBM和東電電子(TEL)最近針對內間隔層和通道釋放過程發表了一種新蝕刻技術。涉及比率為150 : 1的各向同性SiGe乾法蝕刻技術,這項技術可實現精確的內間隔層。然後就可以形成源極/汲極。再然後,使用蝕刻製程去除超晶格結構中的SiGe層,所剩下的是構成通道的矽基層或鍺片。高K/金屬閘材料沉積在這一結構中。最後,形成MOL和銅互連,從而形成奈米片。

上述即為這個複雜過程的簡單描述。但是,與任何新技術一樣,奈米片也容易出現缺陷,這需要在晶圓廠進行更多的檢查和度量。

更多方案

Imec正在研發更先進的GAAFET形式,例如CFET和forksheet FET,它們的目標是2nm及以後。

圖5 電晶體結構進化路線圖。

屆時,對於大多數人來說,IC微型化可能就太燒錢了,特別是存在功耗和性能優勢的降低,這就是高階封裝技術變得越來越有吸引力的原因。不是將所有晶片功能都塞在同一個裸晶上,而是將元件分解成更小的裸晶,然後將它們整合到高階封裝中。

當然,這取決於應用。即使在深亞微米節點,也會出現更多這類活動。有許多公司正在研究它,在決定有哪些內容不能或不希望在5nm上整合,也即研究如何對系統進行分割,但這不是那麼容易。此外,還有幾種封裝方案可以選擇,例如2.5D、3D IC、Chiplrt和扇出,它們各有各的折衷。

圖6 台積電先進封裝技術一覽表。

總結

可以肯定地說,並不是所有人都需要高階節點。但是無疑,蘋果、海思、英特爾、三星和高通都需要各種先進技術。消費者希望擁有性能更高、最新最好的系統。最大的問題是,下一代技術是否能以合適的成本提供任何真正的優勢。

本文原刊登於EDN China網站

 

 

 

 

 

 

 

 

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