寬頻資料轉換器應用的介面考量

作者 : George Diniz,ADI產品線經理

開發序列介面業界標準JESD204A/JESD204B的目的,在於解決以高效省錢的方式互連最新寬頻資料轉換器與其他系統IC的問題。其動機在於透過採用可調整高速序列介面,對介面進行標準化…

開發序列介面業界標準JESD204A/JESD204B的目的,在於解決以高效省錢的方式互連最新寬頻資料轉換器與其他系統IC的問題。其動機在於透過採用可調整高速序列介面,對介面進行標準化,降低資料轉換器與其他元件——如現場可編程閘陣列(FPGA)和系統單晶片(SoC) ——之間的數位I/O數量。

趨勢顯示,無論是最新應用或現有應用的升級,正不斷需求採樣頻率和資料解析度更高的寬頻資料轉換器,並對於這些寬頻轉換器傳送和獲取資料暴露了一個非常大的設計問題。即現有I/O技術頻寬的限制導致轉換器產品需要使用的接腳數更多,其結果便是PCB設計隨著互連密度的增加而更複雜。挑戰在於進行大量高速資料訊號佈線的同時控制電雜訊,以及提供GSPS等級的寬頻資料轉換器採樣頻率的能力、使用更少的互連、簡化PCB佈局難題並實現更小的尺寸,且不降低整體系統性能。

市場力量繼續施壓,要求給定系統擁有更多特性和功能,以及更好的性能,推動了對更高資料處理能力的要求。高速類比數位轉換器(ADC)和數位類比轉換器(DAC)至FPGA介面已成為某些系統OEM滿足下一代大量資料處理需要的限制因素。JESD204B序列介面規範專為解決這一關鍵資料連結的問題而建立,圖1顯示使用JESD204A/JESD204B的典型高速轉換器至FPGA互連配置。

本文接下來的篇幅將探討推動該規範發展的某些關鍵的終端系統應用,以及串列低壓差分訊號(LVDS)和JESD204B的對比。

圖1 使用JESD204A/JESD204B介面的典型高速轉換器至FGPA互連配置。(資料來源:Xilinx)。

應用推動對JESD204B的需求

無線基礎設施收發器

目前無線基礎設施收發器採用LTE等基於OFDM的技術,這類技術使用部署FPGA或SoC元件的DSP模組,透過驅動天線陣列元件,單獨為每位用戶的手機產生波束。在發射和接收模式下,每個陣列元件每秒可能需要在FPGA和資料轉換器之間傳輸數百個百萬位元組的資料。

軟體定義無線電(SDR)

目前的軟體定義無線電技術利用先進的調變方案,可即時重配置,並大幅增加通道頻寬,提供最佳的無線資料速率。天線路徑中高效、低功耗、低接腳數的FPGA至資料轉換器介面對性能產生決定性的作用。軟體定義無線電架構已與收發器基礎設施相互整合,用於多載波、多模無線網路,支援GSM、EDGE、W-CDMA、LTE、CDMA2000、WiMAX和TD-SCDMA。

醫療成像系統

醫療成像系統包括超音波、電腦斷層掃描(CT)的掃描器、核磁共振成像(MRI)等,這些應用產生很多通道的資料,流經資料轉換器至FPGA或DSP。I/O通道數的持續增加要求使用內插器匹配FPGA和轉換器的接腳輸出,迫使元件數增加,並使PCB複雜化。這加大了客戶系統的成本支出,以及複雜程度,而這些問題可透過採用更有效的JESD204B介面加以解決。

雷達和安全通訊

目前先進雷達接收器的脈衝結構日益複雜,迫使訊號頻寬上升至1GHz或更高。最新的主動電子調整陣列(AESA)雷達系統可能包含上千個元件,高頻寬SERDES序列介面用於連接陣列元件資料轉換器與FPGA或DSP,處理接收到的資料流程,並將處理後產生的資料流程發送出去。

串列LVDS與JESD204B的比較

在串列LVDS和JESD204B介面之間選擇

為了在使用LVDS和多種版本JESD204序列介面規範的轉換器產品間做出最佳選擇,對每種介面的特性和功能進行比較將會非常有幫助。表1以簡單的表格形式對介面標準進行了對比,在SERDES級,LVDS和JESD204之間的顯著區別是通道資料速率,JESD204支援的每通道串列鏈路速率是LVDS的三倍以上。當比較諸如多元件同步、確定延遲和諧波時脈等進階功能時,JESD204B是提供這些功能的唯一介面。所有通路和通道對確定延遲敏感、需要寬頻寬多通道轉換器的系統將無法有效使用LVDS或並行CMOS。

表1 串列LVDS和JESD204規範比較。

LVDS概述

LVDS是連接資料轉換器與FPGA或DSP的傳統方法。LVDS於1994發佈,目標在於提供比已有的RS-422和RS-485差分傳輸標準更高的頻寬和更低的功耗。隨著1995年TIA/EIA-644的發佈,LVDS成為標準。二十世紀90年代末,LVDS的使用率上升,並隨著2001年TIA/EIA-644-A的發佈,LVDS標準亦發佈了修訂版。

LVDS採用低電壓擺幅的差分訊號,用於高速資料的傳輸。發射器驅動的電流典型值為±3.5mA,透過100Ω電阻發送極性匹配的邏輯位準,在接收器端產生±350mV電壓擺幅。電流始終導通,並被路由至不同方向以便產生邏輯1和邏輯0。LVDS始終導通的特性有助於抑制同步開關雜訊尖峰和潛在電磁干擾——在單端技術中,電晶體的開關動作可能產生這些雜訊和干擾。LVDS差分的特徵同樣提供了針對共模雜訊源的有效抑制,雖然在理想傳輸介質中,該標準預測速率可能超過1.9Gbps,但TIA/EIA-644-A標準建議的最大資料速率為655Mbps。

FPGA或DSP與資料轉換器間資料通道和速度的大幅增長——尤其是前文討論的那些應用——使LVDS介面暴露了一些問題(圖2)。現實中,差分LVDS線的頻寬限制在1.0Gbps左右。在目前很多應用中,這一限制導致需要許多高頻寬PCB互連,而每一處都有可能出故障。大量的佈線還增加了PCB的複雜性或整體尺寸,導致設計和製造成本上升。在某些頻寬需求量巨大的應用中,資料轉換器介面已成為滿足所需系統性能的制約因素。

圖2 使用並列CMOS或LVDS帶來的系統設計與互連挑戰。

JESD204B概述

JESD204資料轉換器序列介面標準由JEDEC固態技術協會(JEDEC Solid State Technology Association) JC-16介面技術委員會建立,目標是提供速率更高的序列介面、提升頻寬並降低高速資料轉換器和其他元件之間的數位輸入和輸出通道數。該標準的基礎是IBM開發的8b/10b編碼技術,它無需訊框時脈和資料時脈,支援以更高的速率進行單線對通訊。

2006年,JEDEC發佈JESD204規範,使單數據通道上的速率達到3.125Gbps。JESD204介面是自同步的,因此無需校準PCB佈線長度,避免時脈偏斜。JESD204依靠許多FPGA提供的SERDES埠,以便釋放通用I/O。

JESD204A於2008年發佈,增加了對多路時序一致資料通道和通道同步的支援。這種增強使得使用更高頻寬的資料轉換器和多路同步資料轉換器通道成為可能,並且對用於蜂巢式基地台的無線基礎設施收發器尤為重要。JESD204A還提供多元件同步支援,這有利於醫療成像系統等使用大量ADC的應用。

JESD204B是該規範的第三個修訂版,將最大通道速率提升至12.5Gbps。JESD204B還增加了對確定延遲的支援,該功能可在接收器和發射器之間進行同步狀態的通訊。JESD204B並支援諧波時脈,使得依據確定相位,透過低速輸入時脈獲得高速資料轉換器時脈成為可能。

結論

JESD204B工業序列介面標準降低了高速資料轉換器和FPGA以及其他元件之間的數位輸入和輸出通道數。更少的互連可以簡化佈局佈線,並讓實現更小的尺寸設計成為可能(圖3)。這些優勢對很多高速資料轉換器應用非常重要,例如無線基礎設施收發器、軟體定義無線電、醫療成像系統,以及雷達和安全通訊。ADI是JESD204標準委員會的創始成員,同時開發出了相容的資料轉換器技術和工具,並推出了全面性的產品路線圖。透過為客戶提供結合了先進資料轉換器技術,以及整合JESD204A/JESD204B介面的產品,將可望充分利用這項重大的介面技術突破來進一步協助客戶解決系統設計難題。

圖3 JESD204具有高速串列I/O能力,能夠解決系統PCB複雜性挑戰。

 

 

 

 

 

 

 

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