三種降低開關電路中有害dv/dt瞬變的方法

作者 : 李中達,UnitedSiC資深研發工程師

電源轉換或閘極驅動開關期間所生成的高壓瞬態峰值可能有很大害處。在馬達驅動應用中,dv/dt瞬變可能會破壞繞組絕緣層,從而縮短馬達壽命並影響系統穩定性。

電源轉換或閘極驅動開關期間所生成的高壓瞬態峰值可能有很大害處。在馬達驅動應用中,dv/dt瞬變可能會破壞繞組絕緣層,從而縮短馬達壽命並影響系統穩定性。

在使用矽MOSFET、IGBT和碳化矽(SiC) MOSFET的電路中,放緩瞬態回應的常見方法是提高外部閘極電阻的值。此類元件通常具有大反向傳輸電容(Crss)或閘汲米勒電容(Cgd)。在降低快速開關應用的dv/dt方面,提高閘極電阻(Rg)的做法十分有效,一個使用示例是圖騰柱功率因素校正(PFC),在此例中,高dv/dt帶來了較低的開關損耗。然而,在馬達等較慢應用中,要讓dv/dt介於可接受範圍內(例如5~8V/ns),所需電阻值會達到kΩ等級,高Rg值可能會顯著延長打開和關閉延遲。

本文重點介紹了三種將dv/dt從45V/ns降至5V/ns而不帶來過長開/關延遲時間的方法。在考慮了所有選擇後,調查了使用外部閘汲電容、元件RC緩衝電路和JFET直接驅動這三種方法。在每種情況下,都是在T0247-4L封裝中採用了一個1,200V SiC FET,且Rdson為9mΩ,並在75A/800V下開關。在探索每種情形時,都是先使用SiC FET的SPICE模組進行模擬,然後使用雙脈衝電路實驗測量打開和關閉時間,從而驗證模擬結果。

使用外部Cgd電容

在此方法中,外部Cgd電容Cgdext置於半橋配置的高側和低側FET的閘極與汲極之間,如圖1所示。

圖1 具有外部Cgd的閘極驅動,用於實現dv/dt控制。(圖片來源:UnitedSiC)

對於SiC FET,Cgdext的計算值為68pF,而且在進行模擬時,電路中包含一個20nH的串聯寄生電感(Lpar)。在使用離散元件且Cgd電容的連接位置盡可能靠近FET的真實情況下,該寄生電感可以小一些,如果使用FET模組,則電容可能需要置於模組外,這表示寄生電感會接近20nH。

圖2說明了外部Cgd電容的SPICE模擬結果和實驗結果。因為在開關期間,Ids相對較低,預計為0.54A,所以外部電容可以容許20nH寄生電感。當使用68pF電容且Rg介於10Ω~33Ω之間時,根據測量和計算,此方法的dv/dt介於25V/ns~5V/ns之間,如圖3所示。

圖2 使用68pF的外部Cgd電容和33Ω的Rg。左邊為關閉期間的Ids(藍色)、Vgs(橘色)和Vds(綠色)值;實線為實驗測量值,虛線為SPICE模擬值;右邊為打開期間的值。請注意,本文全文都使用了上述追蹤色約定。(圖片來源:UnitedSiC)

圖3 使用68pF外部電容時,在實驗和SPICE模組模擬情況下,依Rg而定的dv/dt圖。(圖片來源:UnitedSiC)

結果顯示,當使用FET模組,將Cgd置於電路板上,且接受一定的寄生電感時,適合使用這種方法來降低dv/dt。

在FET上使用RC緩衝電路

另一種控制dv/dt的方法是跨高側和低側FET的汲極和源極連接一個RC緩衝電路,如圖4。

圖4 跨高側和低側FET並聯的緩衝電路的示意圖。(圖片來源:UnitedSiC)

 

在這個示例中,如同外部閘汲電容一樣,電路中添加了一個20nH寄生電感,它與電容(Csnubber)和電阻(Rsnubber)串聯。當使用離散FET時,RC元件可以儘量靠近FET,理想的情況是直接與引腳連接,屆時,寄生電感可以達到最小值。實驗緩衝電路採用了一個5.6nF的電容和一個0.5Ω電阻,SPICE模擬和實驗結果均顯示,這種方法可以將dv/dt從50V/ns降低至5V/ns,如圖5和圖6。

圖5 在FET的汲源使用RC緩衝電路。實驗值以實線表示,SPICE模擬值以虛線表示。該測試在75A/800V閘極驅動下採用5.6nF電容和0.5Ω電阻執行,左邊為關閉波形,右邊為打開波形。(圖片來源:UnitedSiC)

圖6 使用RC緩衝電路時,實驗值和模擬值的dv/dt圖。(圖片來源:UnitedSiC)

由於電容值較低,增加緩衝電路帶來的開關損耗非常小,在10kHz開關頻率下僅僅約2W。相對較高的模擬寄生電感值(20nH)表示,RC緩衝電路可放在FET模組外,並可將dv/dt降低90%。

JFET直接驅動法

最後一種降低dv/dt的方法是使用直接驅動的JFET佈局,如圖7所示。在這種電路中,啟動時即打開矽MOS元件,且JFET閘極電壓介於-15V~0V之間。

圖7 直接驅動的JFET佈局。(圖片來源:UnitedSiC)

這需要PWM閘極驅動訊號和啟用訊號,但是要維持常關狀態。高側JFET閘極電壓為-15V,以保證在開關瞬態期間,它為關閉狀態。同樣,使用實驗設置進行測量,並用SPICE模組進行電路模擬,結果請見圖8和圖9。由於SiC JFET的Crss (Cgd)較大,一個4.7Ω的小Rg就足以將dv/dt降低至5V/ns。

圖8 使用JFET直接驅動法,實驗值以實線表示,SPICE模擬值以虛線表示。左側為關閉波形,右側為打開波形。採用75A/800V電路,Rg為4.7Ω。(圖片來源:UnitedSiC)

圖9 採用JFET直接驅動法的dv/dt瞬態圖,顯示了實驗波形和SPICE波形。(圖片來源:UnitedSiC)

結論

表1重點介紹了在75A/800V電路中降低dv/dt三種不同方法的SPICE模擬預測值摘要。在三種方法中,JFET直接驅動法的能耗最低。不過,直接驅動法需要-15V驅動訊號和啟用訊號,增加了元件數和電路複雜性。外部Cgd電容法和RC緩衝電路法的開關損耗略高,但是不需要到JFET閘極的通路,如使用離散FET,則這兩種方法都可以在電路板上輕鬆實現。標準UnitedSiC FET不提供到JFET閘極的通路,但是採用TO247-4L封裝的新雙閘極產品已經在開發中,這種方法還適用於添加JFET閘極引腳的模組。在所有情況下,SPICE模擬中都計入了20nH寄生電感的影響,結果證明,一定程度的電感不會影響dv/dt的降低。

表1 三種dv/dt降低法的SPICE模擬性能摘要。(資料來源:UnitedSiC)

RC緩衝電路法的突出特點是無法分別控制打開和關閉dv/dt(表1)。然而,由於Rgon和Rgoff電阻分離,Cgd法和JFET直接驅動法可以分別控制這兩者。本文說明了三種顯著降低dv/dt的方法,鑒於UnitedSiC FET的低導電損耗和短路條件下的穩健特性,採用UnitedSiC FET能讓這三種方法成為馬達驅動開發中高效且可靠的選擇。

(參考原文:3 methods to minimize harmful dV/dt transients in switching circuits,by 李中達)

本文同步刊登於EDN Taiwan 2020年12月號雜誌

 

 

 

 

 

 

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