別讓「接地錯覺」難倒你!

作者: Mohammed Tawfik AbdelHafez,Si-Vision資深主任工程師

經過學生時代和工程師生涯的多年深入研究後,您可能會忘記電子電路理論中的一些基本概念,例如疊加、Thevenin Equivalent、Norton Equivalent和網目分析等,這正是嚴重的錯誤觀念滲透我們的思考之際…

在以往的電路理論學習中,您可能瞭解了許多分析電路的技術。節點電壓分析(nodal voltage analysis)和網目分析(mesh analysis)就是其中兩種知名的類似技術。在節點電壓分析法中,首先需要選擇一個節點作為參考節點。這個節點通常被假設具有絕對零電位,我們通常稱其為「接地」(ground)節點。

如果你沒在注意電路與其它物件之間的電壓關係,一般不會發現這種假設有什麼害處。將多個子電路共用的節點作為接地節點,通常是從數學上簡化電路分析的極佳選擇。

當我們學習電子電路專業課程時,通常會忘記還有許多電路分析技巧,例如疊加、戴維寧等效(Thevenin Equivalent)、諾頓等效(Norton Equivalent)和網目分析等,而本文主要關注的一種技術,即節點電壓分析(圖1)。

nodal voltage & mesh analysis

圖1:節點電壓分析通常簡化了電子電路的分析。圖左是節點電壓分析示例,圖右則是同一電路的網目分析示例。

經過學生時代和工程師生涯的多年深入研究後,您可能會忘記電子電路理論中的一些基本概念,而這正是嚴重的錯誤觀念滲透我們的思考之時。

常見誤解

接地節點經常被誤以為是終結所有電荷的實體「墓地」。這當然不對。接地節點只是我們個人選擇的節點。除了通常是許多子電路的共同節點以外,它並沒什麼特殊之處。而作為一個共同節點並不會增加任何特殊的實體屬性。在接地節點上唯一儲存的電荷是一端接地的電容器之負極板電荷。其它所有的電荷都在電路中循環流動,而且永不停歇(圖2)。請記住,所有的電流都在一個迴路中流動,而電荷則返回其源極。

charges circulate in a loop

圖2:電流電荷在迴路中循環,接地節點上唯一儲存的電荷(–Q)是接地電容器上的電荷。

接地節點是避免雜訊的安全港?這也不完全正確,大多數不同的雜訊電流都會流經接地節點(圖3)。但是,僅對於設計良好的接地軌而言,導電軌的阻抗可忽略不計,此時跨軌的雜訊電位差幾乎為零。

ground node

圖3:不同的訊號電流和不同的雜訊電流流經接地節點。接地軌的低阻抗是確保導電軌中任何兩個實體點之間電位差可以忽略不計的唯一保證,至少在直流(DC)電路分析中如此。

如果兩個接地墊的域相互影響,那麼加以隔離後就能保護安靜域免受雜訊域的影響?這可能是射頻(RF)工程師在不知情的情況下所犯的最嚴重錯誤之一。在多種情況下,隔離接地墊可能會導致從雜訊域輸出到安靜域輸入的嚴重雜訊耦合。您可能會發現這有悖常理,但是當你使用焊線繪製完整的電路,直至電路板(PCB)層,這一切就會變得比較明朗了,如圖4所示。當所有金屬氧化物半導體(MOS)塊體連接到專用接地墊時,也會產生類似的影響。

separating ground pads

圖4:當隔離圖左側接地墊時,訊號從其中一個域傳輸到另一個域時會出現許多雜訊。其分析步驟以紫色圓圈標記。另一方面,如圖右所示,合併域後,訊號得以安全地傳輸。但是,如果電源抑制比(PSRR)較差,安靜的區塊(Quiet Block)可能會受影響。

在考慮功耗的數位電路設計中,浮動輸出不僅與斷開接地路徑有關,而且還與斷開電源路徑有關(圖5)。實體設計偏好通常傾向於切換接地路徑。這是因為在相同的導通電阻下,將使用面積比PMOS元件小的NMOS元件。

switching off supply path

圖5:當電源或接地關閉時,不可避免地可能導致輸出電壓不確定。而此不確定的輸出電壓取決於儲存在負載電容器上的最後一個工作輸出狀態、電源與接地之間的OFF電阻比,以及不同接點的漏電流。

接地軌和電源軌似乎與時序收斂無關。時序收斂與不同的單元延遲和不同的訊號邊緣有關。當接地軌具有相對較高的阻抗時,在電源軌和接地軌之間會產生相當大的IR壓降(IR Drop),這會降低有效電源電壓,從而增加CMOS單元的延遲。而且,即使電源軌上的平均IR壓降微不足道,開關雜訊電流也會在接地軌上產生明顯的瞬態雜訊電壓。因此,如圖6所示,到達距離訊號源較遠閘極的訊號邊緣可以及時有效地「移動」。時間平移取決於瞬態雜訊的大小和極性。對於高上升/下降時間訊號而言,這種影響變得更加明顯。

signal edge “move” in time

圖6:根據紫色圓圈所示的分析步驟,瞬態電源/接地電流曲線會在接地端產生類似的電壓曲線,這會影響訊號邊緣的有效到達時間。大幅增加本地去耦電容器以吸收交流(AC)電流曲線,並降低電源/接地軌的阻抗,可以緩解該問題。

要不要隔離接地墊?

這是一個棘手的問題,需要詳細說明。前述內容可能會給人一種印象,即隔離接地墊是一種不良的設計建置,不過這在許多晶片中可能是一種常見的做法。通常,設計具有低電阻和低電感的單個統一接地,遠遠優於設計多個接地軌。多個接地軌會造成一些麻煩,比如多個作用域之間複雜的回流電流路徑,以及承載高頻電流的大面積迴路造成磁耦合等等。

但是,在某些情況下,接地墊的隔離不可避免。例如,假設你有一個晶體振盪器和一個帶雜訊的數位區塊(digital block),它們共用一個接地墊,如圖7所示。數位區塊從電源汲取雜訊電流,並透過接地軌和焊線返回。因此,在接地線上會出現明顯的電壓故障。由於該焊線與晶體振盪器的地線共用,雜訊電壓故障會主動載入晶體振盪器內部節點的晶體純正弦電壓上。

ground-bond wire

圖7:根據紫色圓圈中所示的分析步驟,雜訊塊會間接在接地焊線兩端產生雜訊電壓。由於晶體實際上是具有很好截止特性的帶通濾波器,因此在振盪過程中,其每個端子上都存在純正弦電壓。但是,該晶體振盪器的內部節點會偵測到整個接地線上純電壓和雜訊電壓的疊加。

在這種需要隔離接地墊的情況下,請執行以下操作:

  • 盡可能在雜訊區塊(Noisy Block)周圍放置多個去耦電容器(圖8)。這會減少雜訊供電電流在晶片外部的傳輸,從而使該區塊導電軌及其輸出所產生的雜訊電壓最小化。
  • 最小化雜訊區塊與其它區塊之間的電氣互動,或者僅減小其間傳遞的電流。為此,在雜訊域中使用具有相對較高輸出阻抗的驅動器,並在安靜域中使用具有高輸入阻抗緩衝器的驅動器。

decoupling capacitor

圖8:雜訊區塊端的去耦電容會吸收流經電源和接地的大部份AC電流配置。最小化從雜訊域到敏感區塊的傳輸電流,可確保最小化雜訊的傳輸。

接地節點只是一個為電路分析而定義的節點。所有電流仍在迴路中傳輸,並不會截止於接地節點處。

為了預測和解決與接地相關的問題,只需繪出帶所有實體連接的完整電路,而無需定義接地節點,即可讓不同的電流迴路和共用路徑以視覺化呈現。

在決定統一或隔離不同域的接地墊之前,必須先仔細瞭解預期的增益和潛在影響。

圖9是一道練習題。圖左顯示了一個帶有限漏極阻抗的簡單NMOS電流源。那麼,可看到電源電壓源的低頻AC阻抗是多少?

NMOS current source

圖9:接地節點定義是否會影響輸入阻抗值?

答案非常簡單。在實體上保持電路不變,但選擇NMOS漏極作為接地節點,而不是NMOS源極,如圖9右側所示,那麼阻抗會保持不變嗎?千萬別讓接地錯覺迷惑了您。

(參考原文:The ground illusion: Don't let it come back to get you,by Mohammed Tawfik AbdelHafez)

本文同步刊登於電子技術設計雜誌2019年12月號

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