源同步介面的時序收斂挑戰

作者 : Babul Anunay、Amol Agarwal、Priya Khandelwal/恩智浦半導體

源同步(Source synchronous)時序協定在現代高速介面中發揮著關鍵的作用;本文將從時序角度來探討不同類型的源同步協議以及它們所帶來的時序收斂方面的挑戰…

源同步(Source synchronous)時序協定在現代高速介面中發揮著關鍵的作用;本文將從時序角度來探討不同類型的源同步協議,以及它們所帶來的時序收斂方面的挑戰。

如圖1所示,在正向源同步時序協議中,會發送一個時脈作為基準來對發送的資料進行採樣;這可幫助接收器透過維持資料和輸入時脈訊號之間的偏置,來避免亞穩態(meta-stability)。

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圖1 源同步協定。


但在某些情況下,資料接收端必須發送一個時脈以供資料發送端作為依據來發送資料;大量的往返時間使得頻率無法提高,正因如此,大多數發送端會隨資料發送另一個時脈/選通(strobe)以方便接收端採樣。發送器可透過兩種方式發送資料,我們將在這裡詳細討論。

發送器根據時脈發送輸出延遲資料

如圖2所示,在這種情況下,發送器會先保持資料然後再發送;儘管對於收發器而言這種做法無關緊要,但實際上要花不少工夫才能以快速流程、高電壓和低延遲溫度條件下保持資料。替代方案是在完成所需數位相位偏移後,使用更快的時脈邊緣(clock edge)來啟動資料。

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圖 2 在下一邊緣對延遲資料進行採樣。


發送器會在通常稱為輸出保持(tHO)的時間段後開始更改資料;發送器被允許在達到通常稱為資料有效輸出(tDVO)的時間前更改資料。在tDVO就達不到時脈採樣邊緣之後,資料重新變為有效且穩定。tDVO-tHO通常被稱為發送器的資料無效視窗(data invalid window),這是一部分可用的相移,允許更改資料。可用相移的剩餘部分稱為資料有效視窗(data valid window)。

請務必注意,透過保持資料,發送器已確保採樣邊緣位於有效視窗內;採樣邊緣前面的有效視窗部分被接收器用來匹配其擷取/採樣正反器(flop)的建立時間(setup time),並被稱為接收器的輸入建立時間。

採樣邊緣後面的有效視窗部分,能幫助匹配擷取觸發正反器的保持檢查(hold check)時間,並被稱為接收器的輸入保持時間(hold time)。因此,接收器必須對輸入時脈執行最少的調動,並且使輸入時脈的偏置與輸入資料匹配。

發送器根據時脈發送輸出偏置資料

我們來看看圖3中所示的其他可能性。發送器現在不再保持資料,而會將資料分散至發送給接收器的時脈;因此資料會在時脈邊緣的兩端發生偏置。考慮雙倍資料速率──或稱雙倍處發速率(double toggle rate)──的情況,如果接收器嘗試在下一個邊緣對該資料進行採樣,請注意tHO參數是負值,因此必須將資料延遲至少x(此處的x大於tHO+保持檢查時間),才能將有效視窗發送至時脈邊緣附近。

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圖 3 在下一邊緣對偏置資料進行採樣。


這會需要增加很多緩衝器/中繼器(buffer/repeater),並帶來額外的佔位面積;更糟的情況是,在降低延遲的製程-電壓-溫度(process-voltage-temperature,PVT)狀態下因x邊限(margin)提供的每一次推送,會有一次在增加延遲PVT狀態下的3x~4x推送,這可能讓有效資料再次移出採樣邊緣。

現在讓我們來觀察如果接收器嘗試在相同邊緣自行對資料進行採樣會發生什麼情況;如圖4所示。在這個案例中,接收器擁有充足的保持時間來匹配其保持檢查時間;但tDVO現在超過了建立檢查時間,因此會發生建立違規現象,從而導致亞穩態。

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圖4 在相同邊緣對偏置資料進行採樣。


接收器現在必須制定一個策略來對時脈進行超過資料的延遲/移位(shift),以將時脈推入有效視窗內,從而在移位時脈的兩端留有足夠的邊限,滿足圖5中所示的建立和保持時間。有兩種方法來執行該操作:

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圖 5 在相同移位邊緣對偏置資料進行採樣。


1.架構移位(Architectural Shift)

解決方案正常解決方案是使時脈相移90°,將其推入可用相移的中間位置,幫助接收器達到正輸入建立時間和保持時間。但這說起來容易做起來難,因為輸入時脈在設計上與其他時脈沒有相位關係,必須部署同步結構來吸收亞穩態。還需要使用兩倍頻率的時脈來實現90°相移。可以根據資料有效視窗與時脈的誤差(deviation)來探索45°或135°等其他相移容限的移位,但那可能需要更高頻率的時脈。

2.實體移位(Physical Shift)解決方案

或者,還可以透過在時脈路徑中放置更多緩衝區/中繼器,利用實體具象來使用時脈。但這比架構解決方案更加棘手,因為這要求在所有製程、電壓和溫度條件下使用相同的最小移位量。同樣,在降低延遲PVT狀態中提供的任何移位x,會出現增加延遲PVT的3x~4x移位;如果資料有效視窗較小,這可能會讓時脈邊緣再次進入無效視窗,如果目標是較高頻率的話,很有可能會發生這種情況。

因此,接收器必須從兩者之中選擇較省事的方法來對邊緣偏置資料進行採樣;如果發送器保持資料一段時間,則兩者都不必要──但在這種情況下,發送器若要在聲明的時段內保持資料有效會有困難,即使是在降低延遲的PVT狀態下也是如此。

當發送器裝置並非固定並且接收器需要計畫處理輸出延遲資料和邊緣偏置資料時,這種問題會更嚴重;在此種情況下,通常會將SoC連接至不同快閃記憶體元件,因為市場上都可取得兩種型態的快閃記憶體。透過公認機構或(供應商)聯盟來實現規格標準化,有助於將問題縮小,從而實現能將性能擴展至新高水準的較高頻率。

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