分析多功能時脈裝置的五大特性

作者 : Arvind Sridhar/德州儀器

本文將針對時脈(clock)和計時積體電路為高整合式系統提供系統「脈搏」,也就是參考頻率的這個重要特性討論。我喜歡將這個特性稱為「可選接腳特性」,簡而言之,「可選接腳特性」就是一個裝置根據外部控制接腳狀態所採取不同配置(特性)的能力…

現今絕大多數高整合式系統的功能廣泛,且通常是為了與其他系統和週邊裝置連結而設計。此外,為適應不同地區或終端使用者的需求,同一硬體經常需要重新配置,從而減少設備製造商的庫存費用。大部分的終端使用者通常並不會意識到這些系統核心的變化——包括控制終端設備功能的積體電路(IC)的運作模式。

在這篇文章將針對時脈(clock)和計時積體電路為高整合式系統提供系統「脈搏」,也就是參考頻率的這個重要特性討論。我喜歡將這個特性稱為「可選接腳特性」,簡而言之,「可選接腳特性」就是一個裝置根據外部控制接腳狀態所採取不同配置(特性)的能力。

在解說可選接腳特性的可能運用情境之前,先回顧一下在時脈裝置中儲存一個電源開啟或重置(Power On-Reset,POR)配置的不同方法。選擇使用外部控制接腳的裝置配置通常儲存於非揮發性記憶體(Nonvolatile Memory,NVM)中。其中最簡單的記憶體選項為光罩式唯讀記憶體(ROM),為一種在IC製程中已將內容寫死的ROM。雖然光罩式ROM的主要優點為每位元儲存成本低,但是一次性的光罩式成本較高。生產支援新配置的光罩式ROM需要將IC重新設計、製造、組裝和測試,過程往往需要一點時間,而不斷進化的系統需求需要更快速的產品設計週期。

第二個選項是透過每位元的熔斷熔絲,在IC製程後只編程一次的單次可編程(One-Time Programmable,OTP)NVM。相較於之前所討論的光罩式ROM NVM,配置這種形式的NVM往往速度更快。顧名思義,OTPNVM只能寫入一次,而這種限制在系統原型設計過程中,可能對計畫的進度產生負面影響。

而能夠解決這些問題的解決方案存在於非揮發性的電子式可抹除程式化唯讀記憶體(Electrically Erasable Programmable Read-Only Memory,EEPROM)的形式,其靈活性可在設計週期的原型設計階段快速嘗試不同的配置。EEPROM NVMS使時脈裝置更加靈活以承擔不同的可選接腳特性。

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圖1 使用整合 EEPROM NVMS時脈解決方案的五種最關鍵的系統級優勢。


以下將一一詳述圖1所示的五大優勢:

1.藉由多個時脈計畫將系統物料清單(BOM)降至最低:

幾名與我聊過的硬體設計師都表示,希望能夠減少時脈供應商所選擇符合其系統的IC數量。此外,各供應商旗下不同的產品線的時脈需求也因終端設備而異。時脈裝置提供多種整合EEPROMNVM頁面,其儲存能夠輕易地透過控制接腳設置被存取的獨特配置,有助於大幅降低系統物料清單,並縮短IC認證時程。

2.管理不同產品的需求:

每個系統可能都具有不同的運作模式。例如,在一種模式下,可能會需要啟用通常被關閉的處理器儲庫,以處理不斷上升的資料處理需求。而在另一種模式下,則可能需要切斷邏輯以減少整體系統的能耗。其時脈裝置必須能夠適應這些運作模式及配置,讓不同的EEPROM頁面都能夠進行儲存。

3.滿足多重協定/平台的需求:

在廣播和專業影片應用中,像是串列數位介面(Serial Digital Interface,SDI),高解析度多媒體介面(HDMI)和DisplayPort等各種影片標準的時脈要求可能大相徑庭。區域標準制定影片參考時脈的頻率,如相位交替行(PAL)或美國國家電視系統委員會(NTSC)分別為148.5MHz或148.5/1.001MHz。特定區域的頻率計畫能夠被儲存於獨特的EEPROM頁面上以啟用一個時脈IC同時滿足多個平台和協議的需求。

4.簡化系統原型設計:

頻率和/或抖動容限為常用在系統開發週期中的工程驗證測試/設計驗證測試(EVT/DVT)階段,以測試系統的穩定性和一致性的技術。在頻率容限條件下,使用反覆運算過程可測量系統開始發生故障的時間。時脈裝置上的EEPROM頁面可儲存標稱頻率的頻率變體(偏離標稱頻率的範圍從幾赫茲到兆赫不等),其能夠透過控制接腳進行選擇。使用所需工具在時脈裝置上進行頻率容限測試也有助於簡化原型設計和驗證。

5.讓系統能夠適應未來變化:

未經使用的EEPROM頁面可用作未來配置的預留位置,無需擔心將系統升級時需要新的時脈裝置認證。

現在來看一下在現實生活中,整合EEPROMNVM的時脈產生器IC展現上述優勢的應用狀況:

表1所示為高效能時脈產生器的EEPROM配置計畫。時脈裝置上的接腳設置GPIO2和GPIO3接腳可選擇如表中所示之特定區域的影片頻率、中央處理器(CPU)和乙太網路時脈。此表亦強調可將CPU時脈頻率的容限調至±5%的配置。

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表1 高效能時脈產生器可選接腳時脈配置。


希望這篇論述能引起讀者對具經濟效益且靈活的光罩式ROM和整合式EEPROM NVM時脈裝置的興趣。

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