誰說IC設計硬體模擬需要一支工程師大軍？
作者 : Mentor Graphics
硬體模擬(hardware emulation)的構想源於1980年代，目的是為了解決當時逐漸顯現的設計驗證危機；在那個年代，基於軟體的閘級模擬器是執行此類任務的主流工具，而大型數位設計則挑戰著這類軟體模擬器的極限…
硬體模擬(hardware emulation)的構想源於1980年代，目的是為了解決當時逐漸顯現的設計驗證危機；在那個年代，基於軟體的閘級模擬器是執行此類任務的主流工具，而大型數位設計則挑戰著這類軟體模擬器的極限。
在當時預期，以現場可編程元件(field reprogrammable devices，即FPGA)形式的硬體執行功能性設計驗證，可有效因應並控制即將出現的棘手問題，這一點也很快得到了證實；此方法不僅適用當時最大規模的設計，而且即使未來設計規模不斷擴大，也能夠維持其優勢。
採用硬體來驗證待測設計(design-under-test，DUT)的另一項重要優勢在於，能夠透過即時/實際的流量測試該DUT；不過這種方法也有其侷限性。早期硬體模擬器的峰值速度大約為5MHz，不足以跟上時脈頻率為100MHz的實際流量；透過在現實世界和硬體模擬器的I/O之間添加速度配接器(speed adapters)──在概念上，它們相當於先進先出緩衝器(FIFO buffer)──這個問題才得以解決。
然而，要取得上述兩項優勢需要付出昂貴的代價；這裡的代價並非採購價格，因為眾所周知，只要加快上市時程，就能對利潤帶來深遠的正面影響，從而抵消採購硬體模擬器的昂貴成本。真正得付出的代價是將DUT映射到FPGA上的工作，耗時、繁瑣且令人沮喪。
問題源自於FPGA有限的I/O接腳數─被稱為「Rent's Rule」 ─這使得將DUT映射到可程式化元件的工作變得更為複雜。為排除這種嚴重限制，過去一段時間發展出數種互連架構，包括近鄰(nearest neighbor)互連、全交叉與部分交叉(full and partial crossbar)，以及同步和非同步時間接腳多工(synchronous/asynchronous time pin multiplexing)等；但是都沒能解決問題。
到1990年代中後期，有兩家領導供應商率先放棄商用FPGA，以能夠實現客製化硬體模擬架構的客製化元件取而代之，其目的是緩解並最終消除瓶頸。結果他們成功了。
在成功採用客製化硬體模擬器十年後，部分供應商提議的FPGA原型設計(prototyping)平台越來越受到關注；它不僅可用於初期的軟體驗證，同時也可作為客製化硬體模擬器的替代方案，而這似乎將要帶來一場新的變革。
然而事實並非如此；問題仍然存在，而且變得更糟糕。
FPGA原型為換取吸引人的成本優勢和快速的執行速度，犧牲了其特性(feature)與功能(capability)，而這兩點都是大型軟體開發團隊對於軟體驗證的要求，團隊的每位設計人員都可能被指派到一個原型副本。冗長的設置時間仍然是一個嚴重的問題；考量今日的SoC複雜性，內含或許沒有到數十億、至少也有數億個邏輯閘，設置所需時間甚至可能達到數月之久，絕對無法在一個星期內完成。
那麼，FPGA硬體模擬器的供應商接下來應怎麼做呢？
透過佈署一支工程師大軍來補強弱點，其中有部分是研發工程師、有些是應用工程師；他們提供現場支援，與主設計工程師(lead desing engineer)並肩合作，確保客戶的設計能在幾個月之後準備好進行硬體模擬。無論是在採購硬體模擬器之前的評估階段，還是在使用硬體模擬器的初期，他們都必須參與；這還可能有助於擴展並提高生產使用的頻寬。
看來似乎只要硬體模擬器供應商扛起責任，客戶就可以坐享其成、高枕無憂；但同樣的，這也是一種錯誤的認知。太過依賴供應商是值得憂慮的狀況，原因有三：
首先，為了將設計提取到硬體模擬器中，需要主設計工程師的參與；這類工程師在任何IC設計組織都是稀有資源，這種安排很少有公司能夠負擔得起。
其次，部署FPGA硬體模擬器需要大量的工程師，即便能請得到，成本優勢堪慮。
最後，如果公司的關鍵任務必須仰賴硬體模擬器供應商的工程師大軍，該供應商就擁有了過大的影響力，並且隨時都可能失去這一點。
因此一家公司需要仰仗自己的工程師團隊來有效運作硬體模擬器；這意味著需要建立和培訓一支內部支援團隊。但若要採取這種方案，基於FPGA的硬體模擬器會帶來財務上的龐大負擔。
事實上，要將DUT映射到硬體模擬器中的FPGA，過程既緩慢又繁瑣、甚至令人苦惱，不過這早已成為過去。如今的客製化硬體模擬器既具備可擴展性、效率也很高，部署時只需要少量資源、少量設計知識，需要EDA供應商參與的程度也有限；因此二者之間該如何做選擇，答案似乎是顯而易見。
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