PAM4具有4種數位幅度電平,如圖1所示。與NRZ相比,PAM4的優勢是每個電平或符碼都包含兩個資訊bit,在相同的串列傳輸速率下,輸送量是NRZ的兩倍。

20170824TA01P1 圖1 NRZ與PAM4的對比。在相同的串列傳輸速率下,PAM4的輸送量是NRZ的兩倍。

考慮電源完整性的關鍵設計實現

一旦PDN上的開關雜訊耦合至收發器積體電路(IC)的電源層,傳輸訊號中將感應到抖動,這可能會增加接收IC中的bit誤碼率。為了讓雜訊波紋保持在較小水準,符合設計規範,PDN阻抗應低於目標阻抗。目標阻抗由公式1決定。

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公式中: Vripplemax = 電源軌上的最大波紋; Imax = 由積體電路載入的最大電流。

為了最大限度降低PDN阻抗,要特別關注去耦電容、互連電感和電源平面電容等印刷電路板(PCB)元件。去耦電容應安裝在靠近高速收發器電源接腳的位置,以減少PDN阻抗,進而在雜訊耦合進收發器IC封裝電源平面之前,減少來自外部源(如穩壓器和其他開關IC)的雜訊,高速收發器電源接腳的雜訊將低於10mVpp。為賽靈思(Xilinx)FPGA上的高速收發器電源接腳推薦的最小電容數量如表1所示,在靠近每個高速收發器電源組(即MGTAVCC、MGTAVTT和MGTVCCAUX)的位置都安裝了1個4.7μF陶瓷電容器。

20170824TA01P1-2 表1 為Xilinx FPGA上的高速收發器電源接腳推薦的電容數量。

當互連電感減少時,PDN阻抗會相應降低。互連電感主要由走線(連接電容的貼裝焊盤與過孔)的寄生電感引起。根據圖2所示的印刷電路板的剖面圖,每個互連迴路(圖中標示為迴路1、2、3)中都會形成互連電感。去耦電容器要儘量安裝在靠近IC電源接腳的位置,以最大限度減少互連電感。

20170824TA01P2 圖2 印刷電路板內的互連電感。

當印刷電路板疊層中的電源平面和接地面之間形成的平面電容增加時,PDN阻抗會降低。參見圖3所示的平面電容基礎模型和公式2,透過縮小平行面之間的厚度,增加電源平面與接地面之間並行面的面積,或使用具有較大介電常數的基片,電容會相應升高。

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公式中: εr = 基片的介電常數; εo = 真空介電常數; w = 銅片寬度; l = 銅片長度; d = 基片厚度。

20170824TA01P3 圖3 印刷電路板疊層中的平面電容基礎模型。

實現考慮訊號完整性的關鍵設計

根據指南,印刷電路板上走線長度達到8英吋的PAM4通道在14GHz和28GHz分別具有低於10dB和20dB的插入損耗,從而在收發器之間實現無縫資料通訊。以下將從訊號完整性的視角討論7個關鍵設計實踐。

1.為印刷電路板基片選擇低損耗材料 根據介電特性(例如損耗正切和介電損耗),印刷電路板基片介電材料可以分為3類。

如表2表示,高損耗材料(如Nelco N4000-6)的損耗正切值超過0.02,介電常數超過4;中等損耗材料(如Isola FR408)的損耗正切值約為0.01,介電常數在3和4之間;低損耗材料(如Duroid 5870)的損耗正切值約為0.001,介電常數低於3。介電衰減與損耗正切和介電常數的平方根成正比,如公式3所示。

介電衰減 = 0.91×.×損耗正切 ×√εr dB/cm (3)

公式中: εr = 介電常數(Dk); f= 頻率(GHz)

20170824TA01P3-2 表2 介電材料種類。

利用公式1在14GHz頻率和8英吋走線長度條件下進行計算,從結果可見,高、中和低損耗材料的介電衰減分別為12.35dB、4.91dB和0.47dB。之前已經提到,在14GHz頻率、8英吋走線長度條件下,插入損耗低於10dB,應選擇較低損耗的材料,以便為其他通道損耗留出裕量。

2.最大限度減少過孔殘樁 當使用過孔來連接印刷電路板走線至IC時,應使用盲孔或反鑽孔(如圖4所示),以最大限度減少殘樁長度,進而提高1/4波諧振頻率,增加實體層鏈路的頻寬。參考公式4,1/4波諧振頻率與殘樁長度成反比。重新排列公式4和5,對於使用低損耗材料的印刷電路板上的50Gbps(即25GBaud/s)PAM4傳輸,Dkeff為2.33,最大殘樁長度可以達到大約16mil。

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公式中: fo = 1/4波諧振頻率(Hz); c = 光速(約12英吋/ns); 殘樁長度(英吋); Dkeff=有效介電常數。

3.最大限度減少交流耦合電容表面貼裝焊盤造成的阻抗失配 與印刷電路板走線相比,交流耦合電容表面貼裝焊盤使用的銅片更寬。例如,0402封裝中的電容貼裝焊盤寬度為20mil,而0603封裝的焊盤寬度為30mil。圖5顯示與100Ω差分走線(differential trace)串聯的電容器表面貼裝焊盤的3D模型,從圖中可以看出,沿著這些6mil寬的銅片走線傳播的訊號,一旦到達更寬的銅片焊盤(例如0603封裝的30mil寬度),會遇到阻抗不連續性。根據公式6和7,銅片的橫截面積越大,電容就越大,導致傳輸線特徵阻抗出現電容不連續性(如下降)。

20170824TA01P4 圖4 盲孔或反鑽孔。

20170824TA01P5 圖5 使用Keysight EMPro建模電容表面貼裝焊盤與差分走線串聯。

從圖6的時域反射計(TDR)和Sdd21曲線可知,焊盤越寬,阻抗不連續性就越大,這種不連續性會產生更嚴重的訊號反射,進而引起更大的插入損耗。0603和0402在14GHz時的衰減分別為1.2dB和0.4dB,至少兩倍於0201(即0.2dB)的情況。因此,設計師應該使用封裝更小的電容器,例如0201(即10mil寬焊盤)來最大限度減小不連續性。

20170824TA01P6-1

公式中: Lo = 傳輸線單位長度的固有回路電感(nH/cm); Co = 傳輸線單位長度的固有電容(pF/cm); Zo = 特徵阻抗(Ω);

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公式中: C = 電容(pF); Εr = 基片的相對介電常數; εo = 真空介電常數; w = SMT焊盤寬度(cm); l = SMT焊盤長度(cm); d = SMT焊盤和參考面底部之間的距離(cm)。

20170824TA01P6 圖 6及7 使用Keysight EMPro模擬不同表面貼裝焊盤寬度的TDR和Sdd21與500mil長的印刷電路板走線串聯。

4.提供連續參考面 當印刷電路板走線跨越2個分離平面之間的間隙時(圖7粗黑線所示),會遇到電感阻抗不連續性或瑕疵參考。這一現象可用公式6和8分別確定。為了研究瑕疵參考的影響,在EMPro中建立並模擬跨越分離平面的傳輸線3D模型,如圖8所示。微帶差分走線跨越了100mil長和250mil寬的間隙,間隙深度為微帶差分走線與第三層固體面的間距,跨越間隙時,走線與參考底面之間的距離會增加(即電流返回路徑變長),導致電感升高,從而引起間隙的走線阻抗增加。

20170824TA01P8 圖8 印刷電路板俯視圖—訊號跨越分離面。

圖9中的TDR和Sdd21曲線證實了非固體參考面對訊號完整性的負面影響,跨越分離面會產生更大的電感阻抗不連續性,進而導致更高的插入損耗。因此,確保固體參考面覆蓋整個走線長度路徑十分重要。

20170824TA01P7-1

公式中:

L = 銅走線的寄生電感(nH); d = 銅走線和參考底面之間的距離(cm); w = 銅走線寬度(cm); t = 銅走線厚度(cm); x = 銅走線長度(cm)。

20170824TA01P9 圖9 Keysight EMPro中差分走線跨越分離面的模型。

5.最大限度減少訊號串擾 串擾會引起受擾訊號出現雜訊感應,從而導致接收積體電路的誤碼增加。因此,帶狀線上使用非交叉佈線,因為FEXT相比NEXT更低;而在微帶線上使用交叉佈線,因為與FEXT相比NEXT更低。除此之外,差分對間間隔應至少是走線寬度的三倍。

6.差分對內偏移 印刷電路板走線中的差分對內偏移會帶來更高的插入損耗,從而增加實體層鏈路的誤碼率。由於反相和非反相訊號的相位並不是正好相差180度,所以差分模式中的眼圖高度會變小。圖11中的Sdd21曲線顯示了差分對內偏移對訊號完整性的影響,偏移越大,插入損耗越高。因此,每個實體層鏈路的差分對內偏移都應限制在5mil以內,以減少傳輸損耗,可以使用蛇形佈線技術來最大限度減少偏移。

20170824TA01P10 圖10 使用Keysight EMPro模擬、帶固體參考面並跨越分離面的500mil長印刷電路板走線的TDR和Sdd21。

20170824TA01P11 圖11 使用Keysight ADS模擬、具有不同差分對內偏移的8英吋長印刷電路板走線的Sdd21。

7.光纖編織 印刷電路板介電基片由編織玻璃纖維與環氧樹脂結合組成。圖12是使用顯微鏡看到的、採用纖維編織樣式106和7628製成的印刷電路板基片的俯視圖,淺棕色粗線是玻璃纖維編織部分;黑色的方塊是環氧樹脂。編號更高的玻璃纖維樣式,如7628,可以實現更密集的玻璃纖維編織。

20170824TA01P12 圖12 印刷電路板的介電基片是利用玻璃纖維樣式106和7628編織的纖維織物。

玻璃纖維與環氧樹脂的介電屬性截然不同。例如,NE玻璃纖維的介電常數(Dk)和損耗正切(Df)分別為4.4和0.0006;E玻璃纖維的Dk和Df分別為6.6和0.0012,而環氧樹脂的Dk為3.2,遠遠低於玻璃纖維的對應值。當使用較為稀疏的纖維編織做基片時,印刷電路板走線能夠更頻繁地穿過樹脂和玻璃纖維的不同區域,結果就是,訊號沿著走線從發送端傳輸到接收端,其速度或傳播延遲經常會發生變化。它們之間的關係可以透過公式9來說明。

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公式中:

V = 訊號在印刷電路板上的速度(英吋/ns); C = 光速(約12英吋/ns); Dk = 介電常數。

這種情況為50Gbps訊號傳輸帶來了巨大挑戰。例如,在最壞情況下,非反相訊號走線可能穿過玻璃纖維但沒有穿過環氧樹脂,而反相訊號的走線可能穿過很多樹脂區域。結果,由於反相訊號遇到不斷變化的傳播延遲,非反相訊號與反相訊號之間的相位差在接收端一般會遠遠小於180o。上升端和下降端之間的大偏移或錯位,導致眼圖寬度和高度減少,而且,接收端會出現高誤碼率。因此,解決辦法就是採用更密集的纖維編織。

佈局後的通道模擬

一旦按照上述關鍵實踐完成了印刷電路板佈局設計,佈局檔將導入Keysight EMPro進行3DEM模擬。選擇圖13中突出顯示的8英吋長差分走線進行s參數抽取,將其導入Keysight ADS進行佈局後PAM4通道模擬。圖14中的插入損耗曲線顯示提取的差分走線符合規定的閾值,即在14GHz時低於10dB;在28GHz時低於20dB。

20170824TA01P13 圖13 選擇差分走線用於3DEM模擬。

20170824TA01P14 圖14 印刷電路板上所選PAM4差分走線的插入損耗曲線。

圖15顯示使用Keysight ADS生成的通道分析拓撲,兩個25GBaud/s的PAM2訊號注入壓控電壓源以生成PAM4訊號。PAM4波形的傳播路徑為:發射端封裝、8英吋PCB走線(即圖13中顯示的傳輸線)、接收端封裝,最後是接收端。在發射端,訊號幅度和上升/下降時間分別為1.2Vpp和16ps。

20170824TA01P15 圖15 使用Keysight ADS在25GBaud/s下進行佈局後PAM4通道模擬。

PAM4訊號的最小眼寬和眼高分別為1/4單位間隔(即25GBaud/s資料速率下為10ps)和50mV。如圖16所示,PAM4眼圖有4個數位幅度電平,因此有3個眼圖。在啟用決策回饋均衡(DFE)前,接收端訊號的眼高和眼寬分別為60mV和14ps,一旦啟用接收端的6接頭DFE,眼圖幾乎變大一倍(即140mV眼高和23ps眼寬),結果符合指南中的技術指標。均衡方案的選擇和接頭的調節很大程度上取決於通道的插入損耗或頻率回應。本文進行了多次嘗試來獲得更好的開眼結果。

20170824TA01P16 圖16 從圖15中的通道模擬結果得到的接收端眼圖。

結論

實施50Gbps PAM4實體層鏈路時必須嚴格要求,確保在高速收發器之間實現穩定的通訊。