如果一個PCB的功率完整性或去耦合特性較差,如高PDN阻抗,就會產生SSN和EMC問題。本文將透過實際案例,證實PCB的PDN阻抗、SSN和EMC之間的關係。

分析和結果

進行測試的原型為下面兩個版本:一個由晶體振盪器(crystal oscillator)提供外部50MHz參考的FPGA;三個主要介面:350MHz時脈速率的DDR2 SDRAM、150MHz的ADC資料匯流排和100MHz的乙太網路。所有這些元件都由1.8V降壓轉換器供電。透過完成表1中列出的測試案例,可瞭解去耦合(包括PCB疊層和電容)對SSN和EMC的影響。

表1的測試案例1中,原型PCB包括四個訊號層和一個接地層,有16個0.1μF去耦合電容連接到PCB上FPGA的+1.8V電源接腳。測試案例2中,原型PCB包括四個訊號層和三個接地層,有25個0.1μF去耦合電容連接到PCB上FPGA的+1.8V電源接腳。

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表1 研究PCB去耦合對SSN和EMC影響的測試案例。



由圖1的PDN阻抗曲線可以看出(使用Mentor Graphic Hyperlynx軟體對佈局後期的功率完整性進行分析),比較測試案例1,測試案例2的電力網路擁有更好的去耦合條件,因而在寬頻範圍內有更低的阻抗。0.1μF的電容在中低頻段(小於400MHz)會產生影響,另外,接地層的平面電容在頻率高於400MHz時會產生影響。與測試案例1相比,測試案例2擁有更多的去耦合電容和接地層,因而具有更低的PDN阻抗。

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圖1 PDN阻抗圖。



然後,對兩個測試案例中,頻率跨越30MHz~1000MHz時+1.8V(使用頻譜分析儀進行交流耦合探測)的功率頻譜進行比較。參見圖2b所示的測試案例2的頻譜,圖中可觀察到的雜散(spur)主要是由晶體振盪器(50MHz基頻)、DDR2 SDRAM(350MHz基頻)、ADC資料匯流排(150MHz基頻)和乙太網路(100MHz基頻)的諧波所造成。在圖2a所示的測試案例1中,由於去耦合效能較差,頻譜上出現了雜散,且其功率達到最高。

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圖2a 測試案例1中+1.8V的SSN,圖2b 測試案例2中+1.8V的SSN。



PDN阻抗和晶體振盪器瞬態電流間的相互作用,加上在特定頻率上同時開關或切換的IC輸出緩衝器,亦即SSN,共同產生了電網雜訊。透過改善去耦合降低功率阻抗,SSN和頻率雜散(frequency spur)便能得到抑制。

在3公尺的電波暗室進行輻射發射(radiated emission,RE)測試來比較兩種測試案例的原型間的雜訊性能。測試案例2顯示出比測試案例1更好的RE或EMC性能,測試案例2中有更多的接地層,這不僅能改善去耦合或PDN阻抗,還為沿著PCB跡線傳輸的所有訊號提供恰當的返回路徑,從而進一步降低輻射發射。

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圖3a 測試案例1的輻射發射,圖3b 測試案例2的輻射發射。



結論

實際測試證實去耦合對SSN和EMC的確會產生影響。因此,PDN和PCB疊層必須採用嚴格的方式執行,以確保原型具有出色的品質、穩健性和功能。