研究小組發現,雖然利用碳化矽(SiC)或氮化鎵(GaN)等其他材料能夠實現節能的宗旨,但人們仍在積極尋求找到廣泛使用且便宜的標準矽元件的節能方案。東京工業大學的K Tsutsui及同事們一直在研究矽絕緣柵雙極型電晶體(IGBT)。雖然IGBT的效率不錯,但減少導通電阻或集電極到發射極飽和電壓(Vce(sat))有助於進一步提高這些元件的能效。

前期的研究已經在「注入增強(IE)效應」中突出了這些提升,IE效應可以產生更多的電荷載流子,進而減小Vce(sat)。雖然透過減小元件結構中的檯面寬度(mesa width)也能達到這個目的,但檯面電阻會跟著增加。降低檯面高度有助於解決電阻增加的問題,但又容易阻礙(IE)效應。因此,研究人員透過縮小檯面寬度、柵極長度和MOSFET中的氧化物厚度來增強IE效應,從而將Vcd(sat)從1.70V減小到1.26V。在這些改變的基礎上,研究人員還使用了更低的柵極電壓,這對於CMOS整合有好處。

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圖1 標示出檯面寬度(S)、柵極長度(Lg)、MOSFET中的氧化物厚度(tox)、晶胞間距(W)和溝道深度(DT)的溝槽柵IGBT示意圖。



他們總結道:「我們首次透過實驗證實,利用縮小IGBT的橫向和縱向維度尺寸,同時降低柵極電壓可以顯著地降低Vce(sat)。」

研究人員將MOSFET中的檯面寬度、柵極長度和氧化物厚度減小到1/k倍,並將k值為1和3的器件進行比較。因為窄檯面的製造可能會引起問題,所以他們將溝道深度也減少了1/k倍。雖然這樣做對IE效應有輕微的負面效應,但對於製造的方便性和成本來說有很大的好處,而且(Vce(sat))與溝道深度的相關性似乎很小。柵極電壓也被降低了1/k倍,而晶胞間距保持在16μm。在溝槽柵IGBT示意圖中標示出來的有:檯面寬度(S)、柵極長度(Lg)、MOSFET中的氧化物厚度(tox)、晶胞間距(W)和溝道深度(DT)。