隨著IC複雜度與整合度不斷進展,開發流程也面臨著更多的挑戰;然而市場獲利要求盡可能加快產品設計和生產的速度。可測試性設計(design for test,DFT)工具的應用,使得設計更易於測試,並能產生量產測試型樣(production test patterns)。

傳統上,大多數DFT都是在設計週期後段才開始修改設計,而生成測試型樣也往往在設計完成的關鍵路徑(critical path)之中。近幾年,DFT和型樣的生成已有轉變,即在設計開發流程中的更早階段就可進行。

透過將設計中的序列元素配置到多個移位暫存器(shift registers)來測試邏輯,這類技術被稱為掃描鏈(scan chain),可用於後續測試機台的載入和卸載。掃描鏈使得自動測試型樣產生器(ATPG)能自動、高效率地測試任何類型的設計。但是,隨著設計規模越來越大,測試時間和資料也在不斷增加。

因此在大約15年前,掃描鏈介面新增了嵌入式壓縮邏輯(embedded compression logic),從而節省了百倍以上的測試時間和資料。圖1顯示了掃描壓縮的常規設置。

20161028TA01P1
圖1 嵌入式測試壓縮現已成為測試IC的標準方案。



傳統上,在完成閘級設計之後才添加壓縮邏輯,這樣設計工程師才能準確了解有多少掃描鏈存在;如圖2所示,DFT的第一個「左移(shift left)」是為了在暫存器轉移層次(register transfer level,RTL)設計或者更早階段創建嵌入式壓縮邏輯。

20161028TA01P2
圖2 壓縮插入可以移至RTL之前,使其獨立於合成。



利用新近的嵌入式壓縮功能,設計工程師可以估計用於嵌入式壓縮的內部掃描鏈的最大範圍,然後把指定規格定得稍微嚴格一些;如此在設計流程的早期,甚至在設計RTL準備好之前,就可完成用於嵌入式壓縮的RTL。

如果部分掃描鏈或掃描通道未使用,壓縮和型樣生成工具仍可高效工作。這樣即使後續由於工程變更而在設計流程後期新增掃描鏈,抑或是由於加入測試點(如EDT測試點)而增加掃描鏈,都能靈活處理。

測試壓縮邏輯也具有足夠的靈活性,可以使用不同數量的輸入通道,由於封裝或測試儀的限制都可能會引起改變。

另一個重要的產業問題在於如何因應不斷擴大的設計規模。在RTL階段插入嵌入式壓縮,能更早完成DFT工作,但是型樣生成仍然需要閘級設計。

隨著設計規模的不斷擴大,要求一周內完成4,000萬閘設計的型樣生成都很常見,現在還出現了超過5億閘的設計。

此產業對上述超大型設計的最大貢獻在於另一個「左移」;如圖3所示,型樣生成會被提前到單個模組就緒之時,這樣就擺脫了在型樣生成之前必須等待實施完整的頂層IC設計(這會將其置於關鍵路徑中)的限制。

20161028TA01P3
圖3 將型樣生成移至功能區塊層級,以因應大型設計。



如此一來型樣生成會佔據IC設計的更小部分,因此可以加快速度並且僅需要小型的工作站即可完成;但對許多設計而言,在設計流程的更早階段完成型樣生成更為重要。在功能區塊(block)層級別完成DFT和型樣生成,被稱為階層式(hierarchical)DFT;這是一種隨插即用的方法,可將型樣生成移出關鍵路徑。

透過將DFT插入和型樣生成移至流程的較早期階段,可以將DFT移出關鍵開發路徑,因此能在更實際可行的時間內解決DFT和測試覆蓋率的問題。

此外,當壓縮邏輯──以及內建自我測試(BIST)──在RTL插入,就可獨立於合成工具,進而提供更大的靈活性。