無線鏈路在電子設備中的應用越來越普遍。WiMax 及3G蜂窩網路主導高速資料傳輸的無線連接領域，而像ZigBee 及Wibree 等類似標準則佔據低速資料傳輸與低能耗市場。但不論哪種情況，市場經濟及消費者都期望系統架構師（system architect）將無線電硬體整合到系統單晶片 （system on chip，SOC）中。
這樣的要求也帶來了一些關鍵性的問題。首先，單晶片是最佳方式嗎？還是將無線電隔離在另一顆晶粒（die）上才能為應用提供更好的服務？其次，哪種架構最適合接收器和發射器？在這些答案背後還有其他問題：架構師能否以一種系統的方式來進行決策？還是他們不僅視個案而定，同時也採用一種視個案而定的決策流程？
某些廠商，特別是在手機市場的廠商，似乎覺得除了完全整合到SOC中的無線電外，其他產品都像真空管調諧器（vacuum-tube tuner）一樣地過時了。然而，是將無線電功能以RF製程做在另一顆晶粒上，還是至少以vanilla-CMOS-logic 製程將部分RF 電路實施到SOC ，這一決定並不容易。系統架構師必須考慮市場預期、壽命週期成本、性能需求及專案風險等問題。架構師需要全面分析過所有這些因素，才能做出明智的決策。
表上的第一個項目是感情（emotional）的判斷，而不是客觀的判斷。特別是在消費性的行動市場上，成本和體積因素是非常關鍵的一環，通常都認為單晶粒（single-die）的方式比較適合。Broadcom 無線電技術工程部的高級總監Maryam Rofougaran說：“問題是以單晶片方案來做很困難，所以需要採用數位CMOS，即使RF-CMOS 製程的成本也非常高，所以我們轉而採用數位CMOS 的製程。”
其他經營手機業務的廠商，至少是在量比較大的區隔中的廠商，都同意這種觀點。Staccato Communications的首席技術長Robert Aiello表示，“對我們來說：只有在開創出單晶粒業務的情況下才會考慮大規模應用單晶粒，因此，我們必須建立一個有量產整合無線電經驗的團隊。”
Texas Instruments或許是這種方式的最堅定的支持者，他們已經以DRP （digital-RF processor，數位射頻處理器）這個品牌來推出其CMOS-單晶粒無線（CMOS-single-die-radio）的架構。TI無線終端業務首席技術長Bill Krenik指出，“單晶片方案具有明顯的優勢；現今，用於低成本應用的無線電已經可以利用數位製程來大量地生產了 。可是單晶片架構的設計複雜，開發成本高，因此這種設計對於市場以及市場佔有率預期較高。在需求量較小的市場區隔中的產品，如具有高階功能的手機，就不適合採用單晶片器件。”
另一種不容忽視的觀點並非來自於使用者，而是創投業界。IBM客戶經理Teddy O’Connell說：“如果你是當今的創業者，不管你認為是否合適，你的投資者都會督促你採用數位CMOS的單晶片設計，但是在做出決策前，還是應當考慮某些非常重要的因素。”
許多的問題都與方案的成本相關。O’Connell 和其他人指出，在多晶粒封裝成為主流的情況下， 單晶粒相對於多晶粒封裝的經濟性優勢已經有所改變。雙晶粒的預算成本可能比單粒封裝晶片要來得高，但這種差異只是性能對比的一個方面。O’Connell 指出，“單晶粒只有20% 的部分轉化為RF 電路，良率明顯低於數位的部分， 隨著設計體積越來越小， RF 部分將會增加而不是縮小。而且，對RF 性能的需要會推動整個設計邁向更先進的數位製程節點，而如果採用單獨RF 及數位晶粒是無法實現的。”
然而成本比較的方程式卻可能是難以處理的。選擇單晶粒還是多晶粒的策略會影響無線電架構的選擇，這又對晶片所需外部被動元件的數量和品質產生影響。除去元件、空間、插入及測試等成本，這些被動元件會對系統總成本產生較大的影響。
性能需求的問題和設計風險也相互關聯。理論上，65-nm 或90-nm CMOS-logic 製程最適合RF。Analog Devices的業務開發總監Doug Grant觀察指出，“就在幾年前，gigahertz範圍的RF 要採用GaAs （砷化鎵） 製程加上昂貴的電晶體。但製程幾何尺寸縮小導致寄生電容降低、傳輸路徑縮短以及電晶體預算增加，所有這些都對RF 設計師有利。”
這些製程的電晶體截止頻率大於90-nm 製程的40 GHz，並遠遠高於65-nm 製程的。小型設備中的串聯電阻較低，從而產生較低的雜訊基準（noise floor），能稍稍補償工作電壓較低的不足，其線性度也不錯。IBM公司的O’Connell指出：“三階截取（third-order intercept）在CMOS中的表現要比在SiGe （矽鍺）中好。”只要電路不需要較高的Q值，就可以製造相當不錯的螺旋電感。
既然如此，為什麼還有人把使用特定RF製程做在另一顆晶粒上當作性能的理由呢?理由有很多。
製程和性能
一個合理的原因是頻率。Alereon工程與運營副總裁David Shoemaker說：“監管需求促使超寬頻射頻鏈路朝更高的波段發展。這種壓力要求我們設計的產品在10 GHz 的頻率上運作。 在該頻率下，CMOS的 快速運行特性非常合適。但是，即使很小的波動也會對CMOS造成嚴重問題。例如，壓控振盪器（voltage-controlled oscillator，VCO） 容易變得不穩定，並伴有增益平坦度的問題。”在分析這些問題後，Alereon 選擇了以SiGe 製程實施RF 前端，這樣可以遷移到CMOS。Shoemaker 說：“我們可以選擇遷移電路，但目前這種做法不會節省大量成本。”
除了增益外，架構師採用CMOS製程實施 RF還需要考慮線性度的問題。無線電對非線性的敏感度取決於應用和調變的方案。Staccato公司的Aiello表示，“標準對於是否可以特定的技術製造無線電有很大的影響，例如，我們使用正交移相鍵控 （quadrature-phase-shift keying ，QPSK）而不是64-QAM （quadrature-amplitude modulation，正交調幅），從而大幅地降低了對RF 部分線性度的要求。”
另一個採用數位CMOS 的較大問題是模型（model）。 數位CMOS設備通常採用高頻數位模型，而不涉及小信號模型。 Cypress Semiconductor的首席系統架構師Dave Wright說：“對於早期的RF 使用者，不論是否採用CMOS製程，模型都是個問題。我們應用於無線USB 產品的BiCMOS 製程，最初也是為高速通信電路設計的，而不是為RF設計的。 不過它在多個運行點的表現，要比我們過去所用的那些要來得好。”
電晶體模型並不是唯一的問題。雜訊模型，特別是能夠經由電源及基底傳播雜訊性能的良好模型是非常關鍵的。這種情況對任何RF設計而言都是真實的，在這些設計中，低運作電壓讓雜訊成為一種問題。而諸如具有片上功率放大器的收發器之系統，及多個互不相關RF 信號的多天線設計，情況也是如此。即使模型本身很完善，製程工程師卻致力於大型數位設計的研究，從而取得較好的良率。他們不會注意小信號RF模型的參數，而是關注於閘電路和SRAM 單元。因此，採用數位CMOS的設計團隊都應該要有自己的模型組，並與晶圓代工廠建立穩定的關係，以便來校定其模型。
模型的不確定性增加了難於量化的設計風險。 儘管存在這些困難，設計師必須要在決策中考慮這些風險。 如果不能接受設計存在一種或三種的可能風險，有兩種選擇。 一是依賴成功的設計團隊和成熟的RF 製程，二是依賴數位校定RF 電路來補償模型或波動的不確定性。 Analog Devices的Grant說：“基本上，對於沒有把握模型的信心部分，我們都會進行補償。”ADI 設計師為了在工作溫度範圍內穩定CMOS信號路徑，有時在簡單的偏流產生器中使用20 或30 個額外電晶體，這並不是什麼稀奇的事。 Analog Devices有時在精密的RF 電路 （圖 1）旁邊增加低壓差線性穩壓器（low-dropout regulator）來控制CMOS 晶片的電壓波動。 設計師有時也會採用數位技術： 使用 ADC 動態測量電路的運行點及計算補償參數，同時載入DAC 來調整偏壓電流或補償電流 （圖 2）。 有些設計師甚至開玩笑地說：他們正轉向一種將 DAC 輸出附加在每個RF 電晶體終端上的設計風格。
TI的 Krenik說：“實現無線電的可調整性（scalable）是數位密集型製程，這是沒有問題的。例如，線性度問題就是不小的挑戰。傳統的設計要求較高的線性度和前端電壓。但採用現今的製程已經可以忽略這些問題。現在，我們使用精密的數位方式控制偏置電流與其他參數，從而實現較差電路的線性化。”
但這種級別的控制本身又會引發單晶粒/雙晶粒的爭論。NextWave Wireless的產品研發部高級副總裁Adam Gould說：“功耗是一個重要的參數。 人們通常會認為，較舊的製程所消耗的功耗更多。但是在CMOS中，功耗可提高線性度。例如，WiMax中功耗預算最大的問題就是實現功率放大器足夠的線性度。如今，優化的RF 製程可以讓功耗降得更低。”
所以選擇單晶片還是多晶片不是可以一概而論的。某些市場並不提供任何實際的選擇方案：市場希望採用單晶粒的方式，而成本限制也需要它。在這些市場中，典型的應用恐怕要算是整合有無線電功能的基頻數位CMOS SOC 。而在其他市場中，設計團隊也可以採用多晶粒的封裝，這主要取決於性能和功耗要求、無線電架構的選擇、穩定模型的可用性及團隊的經驗。IBM的O’Connell說：“如今在寬頻CDMA 中既可以看到數位CMOS ，也可以看到SiGe RF。”對於一些其他的領域，特別是10-GHz 以上的頻率範圍，目前還沒有適合接收器的RF 製程。他補充指出，“WiMax、5-GHz 網路及雷達目前主要採用SiGe應用。”但要注意，SiGe 或GaAs等特殊製程所需的頻率低於功率放大器和天線開關的頻率，從而需要比接收器更高的功耗。
除了製程技術的選擇外，功率放大器依然還有其他問題。Rofougaran說，“隨著有效通道長度變短，整合功率放大器的問題變得越來越困難，由於各種原因，比如可靠性和局部發熱等，超小型電晶體不能承受較大信號。在某些工作條件下，功率放大器中會產生相當大的電流。”儘管如此，Broadcom 還是在藍牙晶片等某些低功耗的應用中整合了功率放大器。
Cypress的Wright說：“從技術的角度來說，整合任何10 mW以內功率放大器的作法是可行的，但實際上目前4 mW已經是極限，超過此一限度，功率放大器的某些構造即使在低功耗模式下也能消耗大量靜態功耗，從而縮短電池壽命。在更先進的製程中，電壓擺幅（voltage swing）也是個問題。”
無線電架構
採用單晶粒或雙晶粒的決定與設計師實施的無線電架構相互影響，包括無線電中接收器和發射器的選擇。人們對接收器有一種偏見，認為越早對信號進行數位處理，效果就越好。某些廠商曾將ADC 置於低雜訊放大器的輸出端，直接處理進入的RF數位，而在轉換器輸入與白色雜訊之間只有一個帶通濾波器（bandpass filter）。另一極端，某些設計師繼續使用可以追溯到真空管無線電年代的超外差接收器（superheterodyne-receiver）架構。而最常採用的直接轉換（direct-conversion）接收器架構則介於兩者之間。
通常理想的情況是只將一個ADC 置於低雜訊放大器中。這種方式基本上消除了RF 設計的問題，同時帶來新的機會。例如，處理整個蜂窩頻譜的蜂窩基地台可即時對頻帶進行濾波，並可選擇多個調變方案的通道。設計師不需要為每個主動對話（active session）分配RF 前端，同時數位領域達到的濾波效果會超過任何實體濾波器所能達到的效果。
O’Connell說：“但這種設計的轉換器很難實現，且需要足夠的電流。”為了擷取足夠的信號以確保數位處理的成功，轉換器需要擁有較大的採樣速率和較寬的動態範圍， DSP從而可以從相鄰通道抽取少量的輸入信號及帶外（out-of-band）雜訊。由於類似的原因，這種方案同時具有出色的線性特點。然而O’Connell 認為這種轉換器設計只適合於高階的設計，如基地台和多標準的 “世界電話（world phones）”。
對多數無線電架構師來說，直接轉換接收器 （圖 3）是更好的選擇。 在這種架構中，RF 信號由低雜訊放大器傳至混合級，同時RF 信號與來自本地振盪器的I （同相（in-phase）） 和Q （正交（quadrature）） 信號相乘。 這樣就產生基頻頻率中的I 和Q兩個信號。 通常，基頻信號透過抗鋸齒濾波器進入一對ADC中。
這種方式卻並不能大幅簡化問題。直接轉換架構出現在真空管無線電早期超外差技術之後，但由於各式各樣挑戰性的問題，隨後被計師所拋棄。低雜訊放大器和混合器必須為線性，本地振盪器必須清晰穩定，而直接轉換架構的適合程度，在某種程度上取決於調變方案。Broadcom公司的Rofougaran說：“這取決於資料，我們的2046 藍牙晶片需要處理資料頻寬窄、很多信號頻譜接近直流的高斯頻移鍵控 （Gaussian-frequency-shift keying，GFSK） 等問題。由於直流漂移取消，直接轉換架構存在問題，所以，我們使用低IF 超外差結構。與此相反，無線區域網路有較寬的資料頻寬和較少的接近直流資訊，因此我們採用直接轉換架構。”
Cypress 還選擇了低IF 超外差架構來實施無線USB 設備。Wright 解釋說：“這種架構最適合我們的情況了，我們良好的電路設計比直接轉換架構具有更好的抑制效果。而且，低 IF在邏輯電路中所消耗的功耗並不多。在某些情況下，我們可以轉而採用直接轉換，但最好的選擇是重新使用現有的架構。”
一個不適合採用超外差的因素是對接收器進行系統的整合比較困難。Alereon公司的Shoemaker 指出，IF 部分可產生不必要的頻率雜散 ，雖然不影響超外差接收器，但可衝擊系統中的其他接收器。由於當今很多行動設備中包含多個無線電，因此在設計設備之前，系統架構師必須為封裝中的所有無線電小心地規劃頻譜 。
發射器方面也有類似問題。這時，最常用的架構是極性迴路（polar-loop）功率放大器。這種設計包括了振幅和相位信號的回饋迴路，具有良好的振幅與相位線性特點，對於類似採用兩種數量進行編碼信號的QAM等調變方案來說，非常重要。但設計師還討論了其他方案，包括未來可能的方案，比如以功率DAC直接驅動天線。
所以在SOC無線電的決策中，市場及投資者要求廠商進行單晶片設計，至少是對小信號的RF 電路採用單晶片設計。然而設計師需要克服整合過程中所遇到的巨大困難。數位電路校定與控制設計經驗中會遇到許多類似的問題。但這一產業發展到高頻接收器RF 部分採用SOC還有很長的過程，而距離只採用最低功耗的發射器電路則更遠。
由於CMOS製程技術並沒有朝更友好的RF 設計方向發展，如數年前TI一樣，整合度的提高要求在電路設計與無線電架構中實現重大創新。Analog Devices公司的Grant 對設計師如何實現此一進展有以下重要的看法：“在數年前的一個計畫中，我們只是觀望著整個的設計。我們發現，RF、數位化及軟體設計師們之間並沒有真正地相互交流。他們都各只在自己的工作領域中工作，從而導致系統效率降低。這使我們認識到必須對整個信號鏈進行優化，不能將各模組彼此分割開來，必須全盤考慮無線電，包括濾波器、數位控制及軟體創建的運行模式，而不是只關注晶片。”
圖說：
圖1：Analog Devices用於寬頻CDMA應用的單晶片無線電包括用來穩定敏感電路的片上電壓穩壓器。
圖2：即使簡單的RF放大器也要使用高階的數位插入（digital intervention）。
圖3：10-GHz的Alereon超寬頻無線晶片是大部份常見接收器架構的典範：直接耦合的接收器。
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Figure 1, Figure 2, Figure 3
