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艱巨的工作：軟體/硬體協同設計
( 5 月 1 日 2004 年)
作者：Gabe Moretti，EDN技術編

在ASIC普及應用之前，人們都是先開發和除錯執行平台，然後才為它們撰寫軟體。直到硬體發展已經完備到接近其發佈的版本時，軟體工程師才完成大多數作業系統的開發工作。工程師開發產品時使用的是已發展完備的固定平台，從大型主機到微電腦和微控制器，不一而足。應用軟體是使產品產生獨特性、並使之具有市場優勢的元件。半導體產業在製造能力上的進步，可以在一塊晶片上為工程師提供幾百萬個電晶體。EDA產業提供的新工具和經過改善的工具使設計師能夠有效率及有效地使用額外的電晶體。

ASIC使硬體架構客製化，因此也使相關軟體只適用於某一任務。設計師設計出硬體來滿足要開發的產品的要求，常常產生新的計算引擎，並幾乎總是設計新的周邊設備控制器來滿足終端產品的執行速度、功耗和製造成本等目標。新的硬體架構需要新的、多層的軟體層，範圍包括從作業系統到設備驅動和匯流排協定等。作業系統很少是通用的，而是專用的，公司必須為其推出產品系列中的每一種新產品修改作業系統。

乍看之下，似乎本來就應該先開發硬體平台，然後再撰寫在其上運行的軟體。這種方法可以讓軟體工程師更方便地為程式碼除錯，因為他們使用的是固定的執行引擎和健全的開發工具。但依序開發硬體和軟體，會產生兩個問題，其中第一個問題是依序開發周期的長度。在許多情況下，採用先開發、除錯硬體，然後再開發軟體的方法，開發周期很長，以至產品失去上市的時機。第二個問題是發生硬體設計錯誤的可能性。如果你在開發軟體時才檢測到硬體開發中的錯誤，則設計小組必須回頭再次修改，這可能要花費掉好幾周甚至幾個月的寶貴時間。此外，在整個設計周期中，錯誤發現得越晚，修改就變得越複雜。但底線是：同步發展（concurrent development）硬體與軟體元件是一個必要條件，而不是一種奢侈。

在同步發展軟體/硬體的過程中，工程師可以採用許多方法（附文《SOC驗証的面面觀》）。你可以把它們簡化成三種方法：硬體模擬（hardware emulation）、基於平台的設計和ESL（電子系統級）設計。這些方法仍然以硬體為中心，盡管有些廠商聲稱他們的工具可提供一種評估介於功能的硬體實現和軟體實現之間的折衷方案。


第一種方法在實際硬體可供使用之前為應用工程師提供一個軟體模型或硬體模型，供開發軟體程式碼時使用。第二種方法類似於建立一個供撰寫軟體用之硬體平台目標的老方法。雖然並不是所有的硬體都有，但大部分都有，而且硬體系統符合已有的標準與協議，從而為軟體開發人員提供一種架構。第三種方法在最終的架構方面具有最大的靈活性，但也最複雜。它要求設計人員在不同的抽象層次上工作，並了解各種抽象模型的限制以作出正確的假設。

顧名思義，實體原型法（physical prototyping）可以讓工程師使用一個原型代表目前還沒有的硬體區塊。此一方法已經沿用已久，為人所熟知。很多年前，硬體系統是由標準元件組成的，工程師們會開發一塊試驗電路板，板上有已知的元件和一些用來模擬目前還未成型之數位邏輯器件的硬體，以便在整個系統在完全做好之前，軟體工程師能對內核進行除錯。盡管實體原型法在今天實施起來與15年前有所不同，但這種方法沒有多大變化。模擬產品供應商提供的一種硬體系統，它包括了一個與作為主機的電腦系統介接所必需的電路；能讓工程師配置目標數位電路硬體模型的內部通信邏輯；對一個或多個模擬目標邏輯的FPGA進行編程之機制等。

Aptix 公司的行銷暨業務發展的高級副總裁Charles Miller觀察到，有了一個在幾十兆赫下運行的FPGA原型，作業系統啟動時間只有幾分鐘，從而為軟體開發人員提供了一個有用的工具。原型可以用實際的顯示、輸入設備和其它周邊設備來驅動目標系統。在最終生產成矽晶片之前，一個軟體工程師可能要對設計運行幾十億個驗証周期。如果軟體工程師發現了問題，可以立即在RTL級進行修正，一方面可避免開發軟體變通方案的費用，也不會犧牲最終產品的性能。更好的是，軟體開發是與硬體開發同時進行的，最終產品可以更快地開發出來。

Aptix 公司提供的一款整合式軟體和硬體產品，能使工程師將一項複雜的設計分配給多個FPGA，並將它們與現有硬體組合在一起，以完成設計。已被 Verisity公司(www.verisity.com)併購的Axis Systems公司利用可重配置的計算技術，在其Xcite和Xtreme 產品中對硬體進行硬體模擬和加速軟體模擬。

益華電腦（Cadence）Quickturn部門所銷售的Palladium 系列產品是與Cadence公司的 Incisive 驗証平台完全相容的，具有硬體模擬與加速兩種功能。用戶們可以在網路內共享一個產品，對同一被模擬的硬體進行模擬。在模擬模式下，Palladium產品只要內含周邊設備、嵌入式處理器和嵌入式軟體，就可全面支援系統的驗証。EVE（Emulation and Verification Engineering）公司所開發的ZeBu，其目的在於減少傳統硬體模擬器的費用，並保持所需的高性能。該產品可以對複雜度達100萬∼1200萬個閘的ASIC設計進行模擬。

Mentor Graphics公司硬體模擬產品系列中的最新產品CelaroPro可以用來因應產業最大設計的挑戰。CelaroPro把硬體模擬功能擴大到超出純晶片模擬的範圍，並設計強大的軟硬體協同驗証系統，其先進功能包括在C語言環境中的程式碼覆蓋（code coverage）、試驗平台加速（testbench acceleration）、互動式設計除錯以及硬體模擬等。

為工程師提供各種可嵌入設計中的處理器內核的公司也經常提供硬體模擬系統。ARM提供的 RealView Baseboard支援圍繞ARM內核和Power/VR MBX內核的3-D圖形應用開發。該系統提供一個AMBA多層原型環境，並且既有擴充的記憶體，又有一系列周邊設備控制器。它支持供靜態與動態記憶體用的擴展模組位置（expansion-modules sites）、供周邊設備和第二個處理器用的logic-tile擴展位置、一個 PCI背板、時鐘產生與仲裁、以及一個LCD面板的選擇。

Tensilica提供的低價位 XT2000 開發工具，使用一個可編程邏輯器件以模擬Xtensa處理器配置。這種模擬工具組能使開發人員評估各種處理器配置選擇方案，並在設計周期的早期就開發和除錯軟體（圖 1）。

基於平台的設計
加州-伯克萊大學電子工程 Edgar L and Harold H Buttner主席Alberto Sangiovanni-Vincentelli 教授創造了一個稱為“基於平台的設計”的新詞彙，用來描述一種用標準內核（standard core）的核（nucleus）來開發IC的方法。平台幾乎總是包括一個微處理器內核以及產品應用領域固有的一些周邊控制設備。可供選用的平台有：繪圖平台，網路控制器平台，無線通信平台等。從邏輯上看，基於平台的設計最終是在矽晶片上實現為已知硬體架構開發軟體的傳統方法。唯一的區別在於，這種基於平台的設計可以在包含平台的同一塊IC上，自由地增加產品專用的邏輯。

業界的兩個趨勢顯示，在今後幾年裡，大多數IC將使用基於平台的設計來生產。半導體製造技術業已達到一個暫時的實用極限。開發一種要用0.13微米或90奈米製程生產的IC是非常複雜的，這種工程複雜性使得大多數系統設計公司沒有工程與財務能力設計出用上述製程製造的傳統ASIC之決擇。下一節點的65奈米製程，有更多的工程問題。盡管有些EDA工具符合基於平台的設計，但除了構成平台內核的模型外，這種方法並不需要任何專門的EDA工具。這些模型或者是用於產品模擬的外綁定內核(bonded-out core)，或者是各種抽象層次上的軟體模型——從能使工程師驗証匯流排協議正確實現的事務模型，到用來確保設計能夠滿足定時、功率和信號完整性等要求的RTL模型。

使用FPGA的工程師在布局布線的選擇方面的自由度較小，但是在ASIC設計中，平台通常會限制這種自由度。更多的系統公司都決定犧牲一些需要大量分析與生產製程知識的選擇自由度，以換取時間更短和費用更少的設計周期。Altera公司既提供圍繞其Nios RISC處理器製造的平台，又提供來自其AMPP（Altera Megafunction Partner Program）組織的、業已証實的內核存貨。Xilinx 公司提供一些圍繞IBM PowerPC處理器製造的平台，以及來自 AllianceCORE程式組織的、業已証實的一些內核。ARM和Tensilica 兩家公司提供的平台可供你設計ASIC時和幾家晶片廠一起使用。Cadence、Mentor和Synopsys 三家公司的方案，均能使他們的客戶使用經過認証的供應商的內核以及設計服務，以提高系統設計小組完成ASIC設計。
有一種經過改善的、基於平台設計的方法能使工程師開發出各種為軟體開發人員提供硬體模型的虛擬平台。這種方法是將基於平台的設計與ESL技術結合在一起。它在平台架構方面有更大的自由度，因此，工程師可以開發專有平台。VAST(Vast Systems Technology)公司的CoMet和Meteor兩種產品即可支援這種方法，只是要在當系統公司要開發一系列以此一專有平台為基礎的產品時，才是可行的。在其它情況下，開發一個專有平台所消耗的資源與時間都將增加產品的成本，從而使它在市場上失去競爭力。


圖1： XT2000可以讓工程師做出各種處理器架構的原型。

Summit Design公司也打破了基於平台設計與 ESL之間的界限。它的Visual Elite ESC支援 SystemC的模型建立，但卻為幾種處理器提供一種整合的指令集模擬器（instruction-set-simulator，ISS），其中包括 Xilinx 公司的PPC405處理器、ARM公司的CCM系列處理器以及Motorola公司(www.motorola.com)的MPC7410和 MPC7450處理器。該工具可與供應商專用的軟體開發環境工具連接。它允許在信號級或事務級與ISS介接，以提高執行速度。它還提供完全同步的軟/硬體除錯與可視性。

Aldec已經用CoVer打入了嵌入式系統市場。CoVor是一種支援Altera Nios 和 Xilinx MicroBlaze 兩種處理器的軟體開發環境與硬體驗証系統。

ESL工具
只被當作是一種承諾存在多年的ESL，終於在EDA產業中占有了市場。ESL工具還不太成熟，但已有了很大的進步。不幸的是，這些年的競爭迫使一些參與者（大部分是新公司）放棄了在此一領域開發工具的努力。那些僅僅靠ESL賺錢的EDA公司面臨的主要問題是，這些工具的價格低於其應有的價格。用戶似乎願意出很多錢購買那些能滿足設計流程後端要求的工具，而不願意花很多錢去買設計規劃工具和設計輸入工具，盡管這些工具可以提供更高的價值。良好的初始設計可以在以後的開發周期中節省數周的時間，但這種節省並不會立即顯現出來。

如今的ESL工具大多側重於為軟體工程師提供硬體的早期模型，以使軟體開發能與硬體設計的改善並行地進行。Synopsys 公司當初就是SystemC的主要支持者，它的Discovery Verification Platform支援SystemC模型，能進行混合的HDL（硬體描述語言）模擬和系統級驗証。工程師可擴展平台內從事務級模型建立到電晶體級模型建立的一系列模型建立的抽象範圍。


圖2：事務級模型比相對的RTL模型還要容易發展及除錯。

CoWave 公司是ESL鼻祖，並已經成功地解決了早期存在的一些問題。最近，它與Cadence建立起了一個工程與商務合作伙伴的關係，這會更加鞏固它的地位。它的ConvergenSC使用 SystemC的模型建立環境。SystemC對於EDA廠家要比對於設計師更為方便，然而盡管一些新的更好的工具正在開發之中，但SystemC仍給設計小組提供了一種手段，可供他們評估架構級的設計，甚至模擬接近數位邏輯行為的軟、硬體模型。ConvergenSC的用戶現在可以將他們的模型鏈接到Cadence公司的Incisive平台，並可利用這種模擬環境的多語言模型建立能力來改善硬體模型，直到硬體模型能精確地表達硬體的行為為止。ConvergenSC支持基於事務的模型建立。基於事務的模型建立可以讓工程師透過對一個系統匯流排上發送消息的模型建立，來描述一個系統的通信部分。它可以幫助設計師消除或減小匯流排爭用，從而確定系統中各功能在系統內的分配是否得當。使用基於事務的模型建立方法可簡化系統模型，從而使除錯更為方便（圖 2）。當然，實現這種基於事務的模型建立需要你也對系統RTL模型進行開發與測試。


圖3：Seamless的使用者介面提供了許多系統行為的提示。

Spiratech 公司推出的Cohesive系列產品，主要是在多個抽象層次上為設計師提供某一設計的一系列狀態視圖。這些產品現在與Mentor Graphics公司的ModelSim模擬器相容，並完全支持使用PCI匯流排的設計或用UART電路通信的設計。Tenison EDA公司推出的VTOC提供用C++或SystemC撰寫的周期精確模型，以支持軟體驅動程式和應用程式的早期開發。你可以將Cadence公司的Incisive平台與VTOC一起使用。這種方法能使工程師們用VHDL或 Verilog 縮寫的、更精確的RTL模型去代替基於周期的模型，或者將兩者組合在一起。有一家新公司—— AdvEDA公司剛推出Miss Univers統一軟硬體協同驗証系統。它是以使用多處理器的設計系統為目標，並使用一個模擬內核來控制多個ISS模型和多個RTL 區塊。其目標是減少開發測試平台所需的工作量。開發測試平台要為測試與驗証消耗大量的資源，並且容易出現把驗証設計所需工作搞亂的錯誤。

為了尋求滿足需要的最佳方法，系統設計師多年來一直使用Mathworks 公司的Matlab和 Simulink來探索各種演算法。近來有兩個產品的銷售與應用比較廣泛，因此，有一些傳統的 EDA廠商正在考慮把這兩個產品納入自己的ESL流程中。在Mentor公司的協助下，Mathworks 公司開發出了Link to ModelSim。顧名思義，它能讓你協同模擬一種一部分以 Simulink 語言模型建立，另一部分則以任何一種ModelSim支持的語言模型建立的設計。它能大幅提高架構設計與RTL設計鏈接的可行性。

Mentor Graphics 公司耕耘協同設計市場已有一段時間了。它的產品Seamless支持多處理器設計和具有多地址空間的處理器。各種各樣的商用處理器模型是現成可用的。Seamless使用 C-Bridge介面來支援C模型，而且還可與許多商用邏輯模擬器，如 ModelSim、Cadence公司的NC-Sim以及Synopsys公司的VCS整合在一起。這種整合可以讓工程師使用全都以普通HDL語言撰寫的各種層次之模型。使用Seamless 的軟體工程師可以透過幾個窗口觀察程式碼的性能。特別是開發人員看到說明哪個區塊正在執行的程式碼之素描（profile）（圖 3）。匯流排負載素描說明了匯流排使用的效率有多高，而記憶體事務素描有助於優化緩衝記憶體容量與中心記憶體或本地記憶體容量之比。

隨著新語言（例如SystemVerilog）或擴充語言（Verilog和VHDL）的研究取得進展和工程師處理架構級問題的經驗增加，ESL工具也將有所改進。

要點

  • 工程師透過架構，而不只是透過應用程式碼來實現產品的多樣化。

  • 實體原型法是微處理器時代初期使用的一切系統和線上模擬器的天然演進。

  • 基於平台的設計透過提供已驗証的硬體架構來簡化SOC產品的開發。

  • 在所有協同設計方法中，ESL具有最好的模型建立之靈活性，但同時也帶來了複雜性。


SOC 驗証的面面觀
作者：Serge Leef，Mentor Graphics
為了因應SOC設計的挑戰，並獲得相對應的回報，工程小組需要採取適當的驗証策略，用處理與一個設計計畫相關的經濟或時間制約條件。現代化的驗証策略都有各種利弊。

伺服器群模擬(Server-farm simulation)：伺服器群方法是將模擬任務分配到多個工作站。伺服器群能夠並行地通過多個不連接的stimuli集來處理信息，但這一方法有時速度很慢，而且不能做即時的系統級除錯。它把軟體看作是保存在一個記憶體HDL模型中的許多位元組的集合，因此混淆了軟體與硬體的界限。這種軟體的表達方式顯然無助於了解軟體的即時狀態 。

硬體模擬：模擬可以實現近乎即時的驗証，並具有高性能和高精確度，但對其費用高與設置時間長使許多公司望而卻步。由於在驗証一個系統前就需要一個實際的處理器，這種方法不適用於晶片上還沒有處理器的這種情況。

ESL驗証：ESL驗証方法能使用一個設計的各種不定時的、事務級模型來在系統級進行器件驗証。這種方法有可能給客戶帶來極大的價值，但它卻難以實現。現有的可靠處理器與通用周邊設備模型只有有限的幾套，其它的與硬體沒有直接關係，因為它們不能在信號級上對介面建立模型。雖然這種方法具有技術的可行性，但只有當實現工具與驗証工具協同工作去實現一個解決方案時才有可能的。

實體原型：此一方法包括將設計分區以及將設計映像到一塊定製板上的多個FPGA中。它既快又準確，但缺點是成本高，而且最後不能提供良好的可視性和控制性。實體原型是一個已被証明、但很麻煩的方法，它只能提供有限度的控制與可視性。

軟/硬體協同驗証：協同驗証可以在實體原型可用之前幾個月建立一個嵌入系統的虛擬原型。只要在被模擬硬體上執行嵌入軟體，協同驗証就能使設計師全面地驗証軟/硬體介面，並加速韌體除錯。設計師可以在被模擬的硬體上執行引導程式碼、硬體診斷、設備驅動、RTOS（即時作業系統）板級支持封包，以及應用程式碼等。透過完全模擬一個設計的起動過程，協同驗証工具可以減少第一個原型出錯的風險。協同驗証工具很靈活，你可以將它們與其它方法結合起來，以獲得更高的性能與精確度。當與模擬結合使用時，可以用協同驗証模擬處理器，而模擬器則模擬SOC或ASIC硬體，或相反。

作者介紹
Serge Leef 為Mentor Graphics公司SoC驗証部的總經理
 
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