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如何將電源完整與簽核速度提高10倍?

2014年02月04日  | Jerry Zhao,

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在行動計算時代,系統單晶片(SoC)的設計已經變得更為複雜,因為在設計過程中面臨著諸多挑戰,如需遵循先進製程節點的複雜設計規則,需採用低功率電路設計技術以及電路的尺寸越來越大等。電源完整性(power integrity)是設計方案能被成功簽核(signoff)的關鍵因素之一。本文介紹了一種新的工具,相較於其他現有的技術,它不僅能將電源完整性分析與簽核的速度提高10倍,同時還能達到類似於SPICE的準確度。該新工具將一套完整的設計實現和簽核工具整合到一起,以克服在簽核過程中遇到的挑戰,從而實現業內最快的設計收斂流程。


為了滿足行動計算的各種要求,系統單晶片的設計變得越來越複雜。隨著消費者對更小巧、性能更好、電池續航時間更長的設備愈來愈青睞,設備中所使用的晶片也必須要能提供更豐富的功能,能降低能耗並且尺寸要變得更小。對設計工程師來說,這些變化意味著在他們的設計過程中必須運用先進的電源技術(例如電源閘控開關),增加智慧財產權的內容和功能(例如類比/混合信號巨集指令)以及縮減設計裕度(例如電源電壓小於1伏)。另一方面,產品上市週期變得越來越短,因此在設計週期的最後階段,電源簽核對是否可以將設計方案順利地送去生產製造來說,十分重要。


至今,可用的電源簽核技術仍未能跟上創新的步伐。例如,額外的執行時間長久以來都是妨礙設計工程師完整而全面進行電源完整性分析和優化的一個瓶頸。然而,現在有一種新工具可以解決此一問題,它利用先進的大規模平行演算法和分層結構將電源完整性分析和簽核的速度提高到原來的10倍,同時還能達到類似於SPICE的準確度。另外,作為從晶片到系統整套流程中的一部分,該工具通過提高整個設計週期的生產力而加速設計收斂流程。


對新工具的需求強烈

產品設計的複雜度越來越高,產品尺寸越來越小,而且對產品分析的要求也越來越複雜,這增加了完成電源完整性分析和簽核所需的時間。如果使用“平面(flat)”設計方法把設計拉平成為頂層(top-level)的一層,則不足以分析擁有數億實例(instance)的超大規模設計。當前的解決方案趨向於將設計分析劃分成與“單點工具”對應的多個部分,這些工具在準確性或易用性方面並不能達到先進系統單晶片的要求。


另外,由於當前的解決方案是使用單點工具,因此無法有效地評估電源對時序收斂的影響。而時序對電源卻是最為敏感的(電源電壓)。此外,先進節點設計技術及技巧(如FinFET製程和三維晶片(3D-IC)封裝)也帶來了新的挑戰。例如,隨著FinFET設備的部署,會因為垂直電流方向、功率密度增加等因素而產生新的電遷移(electromigration)規則。而隨著三維堆疊式晶片的部署,會有電熱協同模擬(electrical-thermal co-simulation)的新需求。為了讓設計工程師滿足上市週期和產品品質的相關要求,需要一個涵蓋晶片、封裝以及系統的完整的電源完整性分析方案。


需具備哪些功能?

當出現洩漏增加、溫度變化、或者由於靜態和動態IR壓降(IR drop)造成工作電壓下降等情境時,該設計可能就會失敗。無論是對於數百萬閘級設計還是對於多顆裸晶而言,能在設計早期階段就對電源和IR壓降約束進行除錯並證實其符合要求,是節省寶貴開發成本和時間的關鍵。換句話說,儘早找到晶片上的“熱點(hot spot)”將有助於防止晶片性能下降。


為了對高級系統單晶片設計有更好的支援,完美的電源完整性分析工具應具備以下功能:


  •能計算晶片上的洩漏以及切換和內部耗能;

  •能對電源網路(power grid)的電源完整性進行分析(IR壓降檢測及電遷移檢測);

  •能就電路中去耦(decoupling)電容單元和電源閘控開關的最佳尺寸和佈置方式提供建議,從而對設計方案中的物理實現電流進行優化;

  •能評估IR壓降對包括靜態時序分析在內的設計收斂之影響。


利用在生產過程中已得到驗證的和具備簽核品質的演算法和引擎,Cadence公司開發出了一種既能覆蓋整個晶片又能兼顧晶片上所有單元的新型電源完整性分析工具(即Voltus積體電路電源完整性分析解決方案),該工具能提供上述所有功能。它的分析速度比其他同類解決方案快10倍,同時還提供類似於SPICE的準確度。此外,臺灣積體電路製造股份有限公司(TSMC)為了其16奈米級FinFET製程,已對此一工具所提供的類似於SPICE的準確度驗證過。如此,工程師可以相信該工具能夠跨越不同的設計規則而給出準確的分析結果。


圖1 IR壓降熱點
圖1 IR壓降熱點

(未完,請參閱下頁更多內文及附圖)


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